特許
J-GLOBAL ID：201103081100618099

半導体素子の製造方法

発明者：
林 勲

林 勲 について

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金 周永

金 周永 について

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▲黄▼ 善夏

▲黄▼ 善夏 について


出願人/特許権者：
三星電子株式会社

三星電子株式会社 について


代理人 (1件)： 服部 雅紀
公報種別：特許公報
出願番号（国際出願番号）：特願平11-260261
公開番号（公開出願番号）：特開2000-101069
特許番号：特許第3841598号
出願日： 1999年09月14日
公開日（公表日）： 2000年04月07日
請求項（抜粋）：
【請求項1】 ゲート絶縁膜が形成された単結晶シリコン基板又はシリコンオンインシュレータ基板からなる半導体基板上に、ポリシリコン膜からなるゲート電極を形成する工程と、 前記ゲート電極をイオン注入マスクとして前記半導体基板に所定の不純物イオンを注入し、LDD領域を形成する工程と、 前記ゲート電極の両側壁に第1スペーサ絶縁膜を形成する工程と、 前記ゲート電極及び前記第1スペーサ絶縁膜が形成された前記半導体基板の全面に、伝導性膜を堆積した後、前記伝導性膜に対する異方性エッチングを行い、前記第1スペーサ絶縁膜の両側壁に前記伝導性膜からなる第2伝導性スペーサを形成すると共に、更に過度エッチングを行い、前記ゲート電極及び前記第2伝導性スペーサの上部を一部除去して、前記第1スペーサ絶縁膜の上部を前記ゲート電極及び前記第2伝導性スペーサの上面から突起させる工程と、 前記第2伝導性スペーサの両側壁に第3スペーサ絶縁膜を形成する工程と、 前記半導体基板の表面に、前記LDD領域に接続するソース/ドレーン領域を形成する工程と、 前記ゲート電極の上面及び前記ソース/ドレーン領域の表面が露出された前記半導体基板の全面に、金属膜を堆積した後、急速熱処理を行い、前記金属膜のシリサイド化反応を起こして前記ゲート電極及び前記ソース/ドレーン領域上にシリサイド層を形成すると共に、前記第2伝導性スペーサを前記ソース/ドレーン領域に電気的に連結させる工程とを備えることを特徴とする半導体素子の製造方法。
IPC (2件)：
H01L 29/78 ( 200 6.01) ,  H01L 21/336 ( 200 6.01)
FI (1件)：
H01L 29/78 301 P
引用特許：
出願人引用 (9件)
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審査官引用 (9件)
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