特許
J-GLOBAL ID：201103083532192133
マルチビットメモリセルを作製する方法
発明者：
,
出願人/特許権者：
代理人 (3件)：
山本 秀策
, 安村 高明
, 森下 夏樹
公報種別：特許公報
出願番号（国際出願番号）：特願2002-516782
特許番号：特許第4116428号
出願日： 2001年07月25日
請求項（抜粋）：
【請求項1】 ソース領域(6a)とドレイン領域(6b)とがドーピング領域として半導体本体(1)に形成され、該ソース領域(6a)と該ドレイン領域(6b)とがチャネル領域(6)によって互いに分離され、酸化物層(2)と酸化物層(4)との間に、電荷キャリアを格納するためのメモリ層(3)が該ソース領域(6a)、該ドレイン領域(6b)、該チャネル領域(6)の上に配置され、該チャネル領域と該ソース領域との境界、または、該チャネル領域と該ドレイン領域との境界にそれぞれ位置する領域を除いて、該メモリ層(3)が除去されることにより、該メモリ層は、該ソース領域および該ドレイン領域の部分の上に存在し、該チャネル領域(6)の上で中断され、誘電層(10)によって該半導体本体(1)から分離されるようにゲート電極(11)が付与されるメモリセルを製造する方法であって、
第1の工程において、半導体本体(1)上に、酸化物層(2)とメモリ層(3)と酸化物層(4)とから構成される一連の層が作製され、
第2の工程において、該メモリ層が、該メモリセルのチャネル幅の方向に制限されるように該メモリ層がパターニングされ、
第3の工程において、該ソース領域(6a)および該ドレイン領域(6b)のためのドーピング材料の注入が該半導体本体(1)に行なわれ、
第4の工程において、該メモリ層によって占められた領域の外側に補助層(8)が作製され、該補助層(8)は、該メモリ層によって占められた領域において、次の第5の工程のために十分に急峻な複数のエッジを有する凹部を有し、
第5の工程において、該補助層の該複数のエッジにおいて該凹部内に複数のスペーサ(9)が作製され、
第6の工程において、該複数のスペーサ間の該メモリ層が除去され、該誘電層(10)および該ゲート電極(11)が該複数のスペーサ間に設けられ、
第7の工程において、該ゲート電極と導電性接続するように導体トラック(12)が付与されることを特徴とする、方法。
IPC (4件)：
H01L 21/8247 ( 200 6.01)
, H01L 29/788 ( 200 6.01)
, H01L 29/792 ( 200 6.01)
, H01L 27/115 ( 200 6.01)
H01L 29/78 371
, H01L 27/10 434
出願人引用 (7件)
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審査官引用 (7件)
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