特許
J-GLOBAL ID：201103091775562144
半導体装置および多層配線基板
発明者：
,
出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2010-053108
公開番号（公開出願番号）：特開2011-187809
出願日： 2010年03月10日
公開日（公表日）： 2011年09月22日
要約：
【課題】多層配線基板上に構成されたDC/DCコンバータの配線インダクタンスを低減し、特性の改善を図ることができる半導体装置を提供する。【解決手段】半導体装置において、入力側のコンデンサ30は、制御用パワーMOSFET11および同期用パワーMOSFET21の間で、コンデンサ電極31が電源パターン114と電気的に接続され、コンデンサ電極32がグランドパターン134と電気的に接続されるように実装され、多層配線基板100は、コンデンサ電極31の位置に配置され、複数の電源パターン111、113、114を厚さ方向に電気的に接続する、ビア導体116と、コンデンサ電極32の位置に配置され、複数のグランドパターン132、134を厚さ方向に電気的に接続するビア導体136とを有する。【選択図】図1
請求項（抜粋）：
主面、裏面、少なくとも1つの内層を有する多層配線基板の前記主面に、第1、第2および第3のトランジスタ電極を有する第1および第2のトランジスタが実装され、前記多層配線基板の前記裏面に、第1および第2のコンデンサ電極を有する少なくとも1つの入力側のコンデンサが実装される半導体装置であって、
前記多層配線基板は、少なくとも前記主面および前記裏面に形成された第1の電位の配線層と、前記主面、前記裏面、および前記内層のそれぞれに形成された第3の電位の配線層と、少なくとも前記主面に形成された第2の電位の配線層と、複数の前記第1の電位の配線層を厚さ方向に電気的に接続する、少なくとも1つの第1の電位のビア導体と、複数の前記第3の電位の配線層を厚さ方向に電気的に接続する、少なくとも1つの第3の電位のビア導体とを有し、
前記第1のトランジスタは、前記主面に形成された前記第1の電位の配線層上に前記第1のトランジスタ電極が前記第1の電位の配線層と電気的に接続されるように実装され、
前記第2のトランジスタは、前記主面に形成された前記第2の電位の配線層上に前記第1のトランジスタ電極が前記第2の電位の配線層と電気的に接続されるように実装され、
前記入力側のコンデンサは、前記第1のトランジスタおよび第2のトランジスタの間で、前記第1のコンデンサ電極が前記第1の電位の配線層と電気的に接続され、前記第2のコンデンサ電極が前記第3の電位の配線層と電気的に接続されるように実装され、
前記多層配線基板は、前記第1のコンデンサ電極の位置に配置され、複数の前記第1の電位の配線層を厚さ方向に電気的に接続する第1の電位のコンデンサ用ビア導体と、前記第2のコンデンサ電極の位置に配置され、複数の前記第3の電位の配線層を厚さ方向に電気的に接続する第3の電位のコンデンサ用ビア導体とを有することを特徴とする半導体装置。
IPC (2件)：
FI (1件)：
引用特許：
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