特許
J-GLOBAL ID：201203003551125807

半導体メモリ装置およびその駆動方法

発明者：
竹村 保彦

竹村 保彦 について


出願人/特許権者：
株式会社半導体エネルギー研究所

株式会社半導体エネルギー研究所 について


公報種別：公開公報
出願番号（国際出願番号）：特願2012-099963
公開番号（公開出願番号）：特開2012-238852
出願日： 2012年04月25日
公開日（公表日）： 2012年12月06日
要約：
【課題】従来のDRAMでは、ビット線をキャパシタとセルトランジスタの間に形成するため、構造が複雑であったり、回路の特性を犠牲にしたりする必要があり、集積化の面で大きな障害となっている。【解決手段】キャパシタの一方の電極をビット線に接続し、他方の電極をセルトランジスタのドレインに接続する。また、セルトランジスタのソースは、ソース線に接続される。この結果、例えば、スタック型キャパシタを採用する場合には、キャパシタの電極の一方をビット線の一部とすることができる。ソース線は、半導体基板上に形成された不純物領域や、ワード線に平行な配線を用いることができるので、構造が単純となる。【選択図】図1
請求項（抜粋）：
ビット線とワード線とソース線とメモリセルを有し、前記メモリセルは、セルトランジスタとスタック型のキャパシタを有し、前記セルトランジスタのゲートとドレインとソースは、それぞれ、前記ワード線と前記キャパシタの電極の一と前記ソース線に接続し、ビット線はキャパシタの上に形成されることを特徴とする半導体メモリ装置。
IPC (2件)：
H01L 21/824 ,  H01L 27/108
FI (4件)：
H01L27/10 681B ,  H01L27/10 621C ,  H01L27/10 681F ,  H01L27/10 671A
Fターム (13件)：
5F083AD06 ,  5F083AD24 ,  5F083AD31 ,  5F083GA05 ,  5F083GA09 ,  5F083GA28 ,  5F083PR43 ,  5F083PR44 ,  5F083PR45 ,  5F083PR53 ,  5F083PR54 ,  5F083PR55 ,  5F083ZA04
引用特許：
審査官引用 (9件)
  • ダイナミックラムセル
    公報種別：公開公報   出願番号：特願平5-336496   出願人：ヒュンダイエレクトロニクスインダストリイズカンパニーリミテッド
  • 半導体記憶装置
    公報種別：公開公報   出願番号：特願2007-123996   出願人：エルピーダメモリ株式会社
  • 半導体記憶装置の駆動方法および半導体記憶装置
    公報種別：公開公報   出願番号：特願2008-135671   出願人：株式会社東芝
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