特許
J-GLOBAL ID：201203073642229611
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
日向寺 雅彦
公報種別：公開公報
出願番号（国際出願番号）：特願2010-202068
公開番号（公開出願番号）：特開2012-059943
出願日： 2010年09月09日
公開日（公表日）： 2012年03月22日
要約：
【課題】半導体装置のオン抵抗を低下させる。【解決手段】半導体装置は、第1導電形のドレイン層と、前記ドレイン層の上に設けられた第1導電形のドリフト層と、前記ドリフト層の上に設けられた第2導電形のベース領域と、前記ベース領域の表面に選択的に設けられた第1導電形のソース領域と、前記ソース領域の表面から前記ベース領域を貫通して、前記ドリフト層に接する複数の第1トレンチ内に第1絶縁膜を介して設けられた第1ゲート電極と、前記第1トレンチ内において、前記第1ゲート電極の下に、第2絶縁膜を介して設けられたフィールドプレート電極と、前記第1トレンチどうしのあいだにおいて前記ソース領域の表面から前記ベース領域を貫通して前記ドリフト層に接する第2トレンチ内に第3絶縁膜を介して設けられた第2ゲート電極と、前記ドレイン層に接続されたドレイン電極と、前記ソース領域および前記ベース領域に接続されたソース電極と、を備える。【選択図】図1
請求項（抜粋）：
第1導電形のドレイン層と、
前記ドレイン層の上に設けられた第1導電形のドリフト層と、
前記ドリフト層の上に設けられた第2導電形のベース領域と、
前記ベース領域の表面に選択的に設けられた第1導電形のソース領域と、
前記ソース領域の表面から前記ベース領域を貫通して、前記ドリフト層に接する複数の第1トレンチ内に第1絶縁膜を介して設けられた第1ゲート電極と、
前記第1トレンチ内において、前記第1ゲート電極の下に、第2絶縁膜を介して設けられたフィールドプレート電極と、
前記第1トレンチどうしのあいだにおいて前記ソース領域の表面から前記ベース領域を貫通して前記ドリフト層に接する第2トレンチ内に第3絶縁膜を介して設けられた第2ゲート電極と、
前記ドレイン層に接続されたドレイン電極と、
前記ソース領域および前記ベース領域に接続されたソース電極と、
を備えたことを特徴とする半導体装置。
IPC (3件)：
H01L 29/78
, H01L 21/336
, H01L 29/06
H01L29/78 652K
, H01L29/78 652S
, H01L29/78 653A
, H01L29/78 658G
, H01L29/78 652M
, H01L29/78 652P
, H01L29/06 301F
, H01L29/06 301V
