特許
J-GLOBAL ID：201203081098226924

表示装置およびその製造方法

発明者：
徳永 和彦

徳永 和彦 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (4件)： 藤島 洋一郎 ,  三反崎 泰司 ,  長谷部 政男 ,  田名網 孝昭
公報種別：公開公報
出願番号（国際出願番号）：特願2011-066747
公開番号（公開出願番号）：特開2012-204548
出願日： 2011年03月24日
公開日（公表日）： 2012年10月22日
要約：
【課題】TFTの特性劣化を抑制しつつクロス容量を低下することが可能な表示装置およびその製造方法を提供する。【解決手段】基板11上にゲート電極12および第1配線層21を形成したのち、全面にゲート絶縁膜13を形成する。次に、ゲート絶縁膜13上に半導体層14Aを形成したのち、半導体層14A上に第1保護膜15を形成する。第1配線層に対向する領域の半導体層14および第1保護膜15の除去およびその他の領域をエッチングにより加工する。次いで、全面に第2保護膜23を形成および加工したのち、ソース・ドレイン電極17および第2配線層24を形成する。これにより、チャネル層14表面の損傷が防止されると共に、配線部20のクロス容量が低減される。【選択図】図1
請求項（抜粋）：
薄膜トランジスタと、配線部とを備え、 前記薄膜トランジスタは、 ゲート電極と、 酸化物半導体を主成分とするチャネル層と、 前記ゲート電極とチャネル層との間に設けられたゲート絶縁膜と、 前記チャネル層に接すると共に、前記ゲート電極とは反対側に設けられた第1保護膜と、 前記第1保護膜上に設けられた第2保護膜と、 前記チャネル層に接触し、ソース・ドレイン電極となる一対の電極とを有し、 前記配線部は、 第1配線と、 前記第1配線に対向する第2配線と、 前記第1配線と第2配線との間に設けられると共に、前記ゲート絶縁膜に連なる第1絶縁膜と前記第2保護膜に連なる第2絶縁膜との積層構造を有する絶縁層とを有する 表示装置。
IPC (3件)：
H01L 21/336 ,  H01L 29/786 ,  G09F 9/30
FI (4件)：
H01L29/78 619A ,  H01L29/78 612C ,  H01L29/78 618B ,  G09F9/30 338
Fターム (42件)：
5C094AA21 ,  5C094AA37 ,  5C094AA43 ,  5C094DA13 ,  5C094DA15 ,  5C094DB04 ,  5C094FB14 ,  5C094GB10 ,  5F110AA02 ,  5F110BB01 ,  5F110CC07 ,  5F110DD01 ,  5F110DD02 ,  5F110DD05 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE06 ,  5F110EE14 ,  5F110EE44 ,  5F110FF02 ,  5F110FF30 ,  5F110GG01 ,  5F110GG43 ,  5F110GG58 ,  5F110HK03 ,  5F110HK04 ,  5F110HK21 ,  5F110HK22 ,  5F110HK33 ,  5F110NN03 ,  5F110NN04 ,  5F110NN12 ,  5F110NN14 ,  5F110NN22 ,  5F110NN23 ,  5F110NN24 ,  5F110NN35 ,  5F110NN71 ,  5F110NN73 ,  5F110QQ08 ,  5F110QQ09
引用特許：
審査官引用 (9件)
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