特許
J-GLOBAL ID：201403098520682479

半導体装置および半導体装置の製造方法

発明者：
吉田 崇一

吉田 崇一 について

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亀井 敏仁

亀井 敏仁 について

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野口 晴司

野口 晴司 について


出願人/特許権者：
富士電機株式会社

富士電機株式会社 について


代理人 (1件)： 酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2013-188882
公開番号（公開出願番号）：特開2014-075582
出願日： 2013年09月11日
公開日（公表日）： 2014年04月24日
要約：
【課題】同一半導体基板に、最適な電気的特性でIGBTとダイオードとが形成された半導体装置および半導体装置の製造方法を提供すること。【解決手段】同一半導体基板に、IGBT領域21とFWD領域22とが設けられる。n-型半導体基板のおもて面には、所定の間隔で複数のトレンチ2が設けられる。隣り合うトレンチ2間には、トレンチ2の長手方向に所定の間隔でpチャネル領域5-1が設けられMOSゲートを構成する。IGBT領域21には、トレンチ2の長手方向にpチャネル領域5-1とn-ドリフト領域1とが交互に配置される。FWD領域22には、トレンチ2の長手方向にpチャネル領域5-1とp-間引き領域5-2とが交互に配置される。IGBT領域21におけるpチャネル領域5-1の、トレンチ2長手方向の第1ピッチx11は、FWD領域22におけるpチャネル領域5-1の、トレンチ2長手方向の第2ピッチx21よりも狭い。【選択図】図1
請求項（抜粋）：
第1導電型半導体基板に、絶縁ゲート型バイポーラトランジスタが設けられた第1素子領域と、ダイオードが設けられた第2素子領域と、を備えた半導体装置であって、 前記第1導電型半導体基板のおもて面に、前記第1素子領域と前記第2素子領域とが並ぶ方向と直交する長手方向に延びるストライプ状に、前記第1素子領域から前記第2素子領域にわたって所定の間隔で設けられた複数のトレンチと、 前記トレンチの側壁および底面に沿って設けられたゲート絶縁膜と、 前記トレンチの内部の、前記ゲート絶縁膜の内側に設けられたゲート電極と、 隣り合う前記トレンチ間に、前記トレンチの長手方向に所定の間隔で設けられた第2導電型チャネル領域と、 前記第2導電型チャネル領域の内部に選択的に設けられ、前記トレンチの側壁に設けられた前記ゲート絶縁膜に接する第1導電型エミッタ領域と、 前記第2素子領域の隣り合う前記トレンチ間に、前記トレンチの長手方向に前記第2導電型チャネル領域と交互に配置された、前記第2導電型チャネル領域よりも不純物濃度が低い第2導電型間引き領域と、 前記第2導電型チャネル領域、前記第1導電型エミッタ領域および前記第2導電型間引き領域に接する第1電極と、 前記第1素子領域において前記第1導電型半導体基板の裏面に設けられた第2導電型コレクタ層と、 前記第2素子領域において前記第1導電型半導体基板の裏面に設けられた第1導電型カソード層と、 前記第2導電型コレクタ層および前記第1導電型カソード層に接する第2電極と、 を備え、 前記第1素子領域における前記第2導電型チャネル領域の、前記トレンチの長手方向の配置間隔は、前記第2素子領域における前記第2導電型チャネル領域の、前記トレンチの長手方向の配置間隔よりも狭いことを特徴とする半導体装置。
IPC (5件)：
H01L 29/78 ,  H01L 27/04 ,  H01L 29/739 ,  H01L 27/06 ,  H01L 21/823
FI (8件)：
H01L29/78 657D ,  H01L29/78 653A ,  H01L29/78 655F ,  H01L29/78 652F ,  H01L29/78 652N ,  H01L29/78 652J ,  H01L29/78 652C ,  H01L27/06 102A
Fターム (8件)：
5F048AA05 ,  5F048AC06 ,  5F048AC10 ,  5F048BA01 ,  5F048BB19 ,  5F048BC03 ,  5F048BC12 ,  5F048BD06
引用特許：
審査官引用 (7件)
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