特許
J-GLOBAL ID：201503027395425224

電子装置

発明者：
林 亨

林 亨 について

, 
諏訪 元大

諏訪 元大 について


出願人/特許権者：
ルネサスエレクトロニクス株式会社

ルネサスエレクトロニクス株式会社 について


代理人 (1件)： 玉村 静世
公報種別：公開公報
出願番号（国際出願番号）：特願2013-166537
公開番号（公開出願番号）：特開2015-035159
出願日： 2013年08月09日
公開日（公表日）： 2015年02月19日
要約：
【課題】フライバイトポロジによる主配線から分岐した分岐経路が長くても分岐配線上での不所望な信号反射による影響を緩和する。【解決手段】クロック信号に同期動作する複数の第1半導体部品とそれらを制御する第2半導体部品とが実装される実装基板に、前記第2半導体部品と複数個の前記第1半導体部品とを電気的に接続する信号経路として、複数個の主配線と、夫々の主配線における複数の分岐点で夫々分岐した分岐配線とを設け、第1半導体部品とは重ならずに離間した位置にある前記分岐点に関しては、そこから対応する第1半導体部品に至る分岐配線の途中にチップ抵抗を直列に接続する。【選択図】図1
請求項（抜粋）：
実装基板と、 クロック信号に同期して動作する第1半導体チップを有し、前記実装基板の第1半導体部品搭載領域に搭載された第1半導体部品と、 クロック信号に同期して動作する第2半導体チップを有し、前記第1半導体部品搭載領域の隣に位置する前記実装基板の第2半導体部品搭載領域に搭載された第2半導体部品と、 前記第1半導体チップ及び第2半導体チップをそれぞれ制御する第3半導体チップを有し、前記第1及び第2半導体部品搭載領域の隣に位置する前記実装基板の第3半導体部品搭載領域に搭載された第3半導体部品と、 を含み、 前記第3半導体部品は、前記実装基板に設けられた主配線、及び前記主配線の第1分岐点及び第2分岐点において前記主配線からそれぞれ分岐した第1分岐配線及び第2分岐配線を介して、前記第1半導体部品及び第2半導体部品とそれぞれ電気的に接続されており、 前記第1分岐点及び第2分岐点は、前記実装基板のうち、前記第1半導体部品搭載領域及び第2半導体部品搭載領域の外にそれぞれ配置されており、 前記第1分岐配線及び第2分岐配線上には、第1チップ抵抗及び第2チップ抵抗がそれぞれ直列に実装されている、電子装置。
IPC (4件)：
G06F 12/00 ,  G06F 1/18 ,  H01L 25/04 ,  H01L 25/18
FI (3件)：
G06F12/00 564D ,  G06F1/00 320D ,  H01L25/04 Z
Fターム (2件)：
5B060CC03 ,  5B060MB09
引用特許：
出願人引用 (9件)
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審査官引用 (7件)
  • メモリ装置及びメモリバス伝送システム
    公報種別：公開公報   出願番号：特願2004-235904   出願人：エルピーダメモリ株式会社
  • メモリ装置
    公報種別：公開公報   出願番号：特願2001-270518   出願人：エルピーダメモリ株式会社
  • メモリモジュール
    公報種別：公開公報   出願番号：特願2011-259471   出願人：エルピーダメモリ株式会社
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