特許
J-GLOBAL ID：201603005236815563

半導体装置の製造方法および半導体積層構造物

発明者：
小松原 弘毅

小松原 弘毅 について


出願人/特許権者：
ラピスセミコンダクタ株式会社

ラピスセミコンダクタ株式会社 について


代理人 (3件)： 中島 淳 ,  加藤 和詳 ,  福田 浩志
公報種別：公開公報
出願番号（国際出願番号）：特願2015-045133
公開番号（公開出願番号）：特開2016-164942
出願日： 2015年03月06日
公開日（公表日）： 2016年09月08日
要約：
【課題】イオン化スパッタ等の半導体層への電荷照射を伴う手法を用いた配線形成工程において、チップサイズの増大を伴うことなく半導体層への電荷の蓄積を抑制する。【解決手段】基板層、基板層の上に設けられた第1の絶縁体層、および第1の絶縁体層の上に設けられた半導体層を含む半導体基板を準備する。半導体層の表面に第2の絶縁体層を形成する。スクライブラインによって画定される半導体基板のデバイス領域において、第2の絶縁体層を貫通して半導体層に達する導電性を有する第1のコンタクトを形成する。半導体基板のスクライブラインに対応する領域において、第2の絶縁体層を貫通して基板層に達する導電性を有する第2のコンタクトを形成する。第2の絶縁体層の表面に第1のコンタクトおよび第2のコンタクトに電気的に接続された第1の配線を形成する。【選択図】図3
請求項（抜粋）：
基板層、前記基板層の上に設けられた第1の絶縁体層、および前記第1の絶縁体層の上に設けられた半導体層を含む半導体基板を準備する工程と、 前記半導体層の表面に第2の絶縁体層を形成する工程と、 スクライブラインによって画定される前記半導体基板のデバイス領域において、前記第2の絶縁体層を貫通して前記半導体層に達する導電性を有する第1のコンタクトを形成する工程と、 前記半導体基板の前記スクライブラインに対応する領域において、前記第2の絶縁体層を貫通して前記基板層に達する導電性を有する第2のコンタクトを形成する工程と、 前記第2の絶縁体層の表面に前記第1のコンタクトおよび前記第2のコンタクトに電気的に接続された第1の配線を形成する工程と、 を含む半導体装置の製造方法。
IPC (9件)：
H01L 21/320 ,  H01L 21/768 ,  H01L 23/522 ,  H01L 29/786 ,  H01L 21/336 ,  H01L 27/12 ,  H01L 21/822 ,  H01L 27/04 ,  H01L 21/301
FI (8件)：
H01L21/88 S ,  H01L29/78 623A ,  H01L29/78 626C ,  H01L29/78 627Z ,  H01L27/12 Z ,  H01L27/04 H ,  H01L21/78 F ,  H01L21/78 L
Fターム (47件)：
5F033GG03 ,  5F033HH08 ,  5F033JJ19 ,  5F033KK01 ,  5F033KK08 ,  5F033KK25 ,  5F033KK27 ,  5F033KK28 ,  5F033KK29 ,  5F033NN08 ,  5F033PP06 ,  5F033PP17 ,  5F033QQ08 ,  5F033QQ09 ,  5F033QQ38 ,  5F033QQ48 ,  5F033QQ70 ,  5F033QQ82 ,  5F033RR04 ,  5F033SS02 ,  5F033VV01 ,  5F033XX00 ,  5F038BH13 ,  5F038CA13 ,  5F038CD18 ,  5F038EZ06 ,  5F038EZ14 ,  5F038EZ15 ,  5F038EZ16 ,  5F038EZ19 ,  5F038EZ20 ,  5F063AA08 ,  5F063BA13 ,  5F063BA23 ,  5F063CA01 ,  5F063CA04 ,  5F063CC10 ,  5F110AA21 ,  5F110DD05 ,  5F110DD13 ,  5F110HL04 ,  5F110HL14 ,  5F110HL23 ,  5F110HL24 ,  5F110HL27 ,  5F110NN02 ,  5F110NN03
引用特許：
審査官引用 (7件)
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