特許
J-GLOBAL ID：201703011093528638
半導体装置の製造方法および半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：特許公報
出願番号（国際出願番号）：特願2013-053862
公開番号（公開出願番号）：特開2014-179545
特許番号：特許第6096013号
出願日： 2013年03月15日
公開日（公表日）： 2014年09月25日
請求項（抜粋）：
【請求項1】 (a)半導体基板を準備する工程、
(b)前記半導体基板上に第1絶縁膜を形成する工程、
(c)前記第1絶縁膜上に第1導体膜を形成する工程、
(d)前記第1導体膜上に第2絶縁膜を形成する工程、
(e)前記第2絶縁膜上に第2導体膜を形成する工程、
(f)前記第2導体膜をパターニングし、前記第2導体膜からなる第1電極を形成する工程、
(g)前記(f)工程の後、前記第2絶縁膜および前記第1導体膜をパターニングし、前記第1電極の下に配置され、前記第2絶縁膜からなる容量膜と、前記容量膜の下に配置され、前記第1導体膜からなる第2電極とを形成する工程、
を有し、
前記(g)工程において、前記第1電極と前記容量膜と前記第2電極とにより、容量素子を形成し、
前記(c)工程は、
(c1)前記第1絶縁膜上にチタンを含む第1膜を成膜する工程、
(c2)前記第1膜上にチタンおよび窒素を含む第2膜を成膜する工程、
(c3)前記第2膜上にアルミニウムを含む第3膜を成膜する工程、
(c4)前記第3膜上にチタンを含む第4膜を成膜する工程、
(c5)前記第4膜上にチタンおよび窒素を含む第5膜を成膜する工程、
を含み、
前記(c)工程において、前記(c1)工程、前記(c2)工程、前記(c3)工程、前記(c4)工程および前記(c5)工程を行うことで、前記第1膜、前記第2膜、前記第3膜、前記第4膜および前記第5膜からなる前記第1導体膜を形成し、
前記(c3)工程において、前記第3膜をスパッタ法により成膜し、前記第3膜の成膜速度が、1000nm/分以上であり、
前記第2絶縁膜の膜厚に対する、前記第1導体膜の上面における表面粗さの比率が、14%以下である、半導体装置の製造方法。
IPC (5件)：
H01L 21/822 ( 200 6.01)
, H01L 27/04 ( 200 6.01)
, H01L 21/3205 ( 200 6.01)
, H01L 21/768 ( 200 6.01)
, H01L 23/522 ( 200 6.01)
H01L 27/04 C
, H01L 21/88 S
出願人引用 (7件)
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審査官引用 (7件)
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