特許
J-GLOBAL ID:201703017063314925
半導体装置の作製方法
発明者:
,
出願人/特許権者:
公報種別:公開公報
出願番号(国際出願番号):特願2016-228489
公開番号(公開出願番号):特開2017-076805
出願日: 2016年11月25日
公開日(公表日): 2017年04月20日
要約:
【課題】酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層とソース電極層又はドレイン電極層との間のコンタクト抵抗を低減し、電気特性を安定させた薄膜トランジスタを提供する。【解決手段】酸化物半導体層を用いた薄膜トランジスタにおいて、酸化物半導体層の上に高抵抗領域及び低抵抗領域を有するバッファ層を形成し、酸化物半導体層とソース電極層又はドレイン電極層とがバッファ層の低抵抗領域を介して接触するように薄膜トランジスタを形成する。【選択図】図1
請求項(抜粋):
第1の酸化物半導体膜を形成し、
前記第1の酸化物半導体膜上に、前記第1の酸化物半導体膜よりも導電率が高い第2の酸化物半導体膜を形成し、
前記第1の酸化物半導体膜と、前記第2の酸化物半導体膜と、をエッチング加工して、島状の第1の酸化物半導体層と、前記第1の酸化物半導体層上の島状の第2の酸化物半導体層と、を形成し、
前記第2の酸化物半導体層上に、ソース電極と、ドレイン電極と、を形成し、
熱処理を行い、前記第2の酸化物半導体層中において前記ソース電極と重ならず且つ前記ドレイン電極と重ならない領域の導電率を低下させることを特徴とする半導体装置の作製方法。
IPC (4件):
H01L 21/336
, H01L 29/786
, H01L 21/28
, H01L 29/417
FI (5件):
H01L29/78 627F
, H01L29/78 618B
, H01L29/78 618E
, H01L21/28 301B
, H01L29/50 M
Fターム (88件):
4M104AA03
, 4M104AA08
, 4M104AA09
, 4M104BB02
, 4M104BB04
, 4M104BB13
, 4M104BB14
, 4M104BB16
, 4M104BB17
, 4M104BB18
, 4M104BB36
, 4M104BB39
, 4M104CC01
, 4M104DD34
, 4M104DD37
, 4M104DD64
, 4M104DD65
, 4M104FF13
, 4M104FF31
, 4M104GG08
, 4M104GG14
, 4M104HH15
, 5F110AA03
, 5F110AA30
, 5F110BB02
, 5F110BB03
, 5F110CC07
, 5F110DD01
, 5F110DD02
, 5F110DD13
, 5F110DD14
, 5F110DD15
, 5F110DD17
, 5F110EE01
, 5F110EE02
, 5F110EE03
, 5F110EE04
, 5F110EE06
, 5F110EE14
, 5F110EE25
, 5F110EE43
, 5F110EE44
, 5F110FF01
, 5F110FF02
, 5F110FF03
, 5F110FF04
, 5F110FF09
, 5F110FF28
, 5F110FF29
, 5F110GG01
, 5F110GG14
, 5F110GG15
, 5F110GG16
, 5F110GG19
, 5F110GG25
, 5F110GG33
, 5F110GG43
, 5F110GG57
, 5F110GG58
, 5F110HK01
, 5F110HK02
, 5F110HK03
, 5F110HK04
, 5F110HK06
, 5F110HK11
, 5F110HK15
, 5F110HK16
, 5F110HK21
, 5F110HK22
, 5F110HK24
, 5F110HK26
, 5F110HK32
, 5F110HK33
, 5F110HK42
, 5F110HM04
, 5F110NN22
, 5F110NN23
, 5F110NN24
, 5F110NN25
, 5F110NN27
, 5F110NN33
, 5F110NN36
, 5F110NN72
, 5F110NN73
, 5F110NN78
, 5F110QQ02
, 5F110QQ09
, 5F110QQ19
引用特許:
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