特許
J-GLOBAL ID：201803014113792074

半導体装置および半導体装置の製造方法

発明者：
北村 祥司

北村 祥司 について

, 
田嶋 司

田嶋 司 について

, 
北原 和弘

北原 和弘 について


出願人/特許権者：
富士電機株式会社

富士電機株式会社 について


代理人 (1件)： 酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2016-238019
公開番号（公開出願番号）：特開2018-098227
出願日： 2016年12月07日
公開日（公表日）： 2018年06月21日
要約：
【課題】プロセス中の装置汚染等がなく、上部電極との密着性が良好で、p型SiCに対する良好なオーミック性を有し、順方向サージ耐量を改善できる半導体装置および半導体装置の製造方法を提供する。【解決手段】半導体装置は、第1導電型の炭化珪素半導体基板1のおもて面に設けられた第1導電型の第1半導体層2と、第2導電型の第1半導体領域3と、第1半導体領域3と接続する第2導電型の第2半導体領域4と、第1半導体層2および第1半導体領域3とショットキー接触する第1電極9と、第2半導体領域4とオーミック接触する第2電極8と、を備える。第2電極8は、第1電極9と接する表面にTi-Al合金層8aが設けられ、内部にNiシリサイド層8bが設けられ、Niシリサイド層8b内にTi8cが設けられている。【選択図】図1
請求項（抜粋）：
第1導電型の炭化珪素半導体基板と、 前記炭化珪素半導体基板のおもて面に設けられた第1導電型の第1半導体層と、 前記第1半導体層の表面に選択的に設けられた第2導電型の第1半導体領域と、 前記第1半導体層の表面に選択的に設けられた、前記第1半導体領域と接続する第2導電型の第2半導体領域と、 前記第1半導体層および前記第1半導体領域とショットキー接触する第1電極と、 前記第2半導体領域とオーミック接触する第2電極と、 を備え、 前記第2電極は、前記第1電極と接する表面にTi-Al合金が設けられ、内部にNiシリサイド層が設けられ、前記Niシリサイド層内にTiが設けられていることを特徴とする半導体装置。
IPC (7件)：
H01L 29/872 ,  H01L 21/28 ,  H01L 29/47 ,  H01L 21/329 ,  H01L 29/861 ,  H01L 29/868 ,  H01L 29/06
FI (13件)：
H01L29/86 301F ,  H01L21/28 301B ,  H01L21/28 301S ,  H01L29/48 E ,  H01L29/48 D ,  H01L29/48 F ,  H01L29/86 301P ,  H01L29/86 301M ,  H01L29/86 301D ,  H01L29/91 K ,  H01L29/86 301E ,  H01L29/06 301V ,  H01L29/06 301G
Fターム (16件)：
4M104AA03 ,  4M104BB14 ,  4M104BB21 ,  4M104CC01 ,  4M104CC03 ,  4M104DD26 ,  4M104DD78 ,  4M104DD81 ,  4M104DD84 ,  4M104DD96 ,  4M104FF02 ,  4M104FF07 ,  4M104FF13 ,  4M104FF35 ,  4M104GG03 ,  4M104HH15
引用特許：
出願人引用 (7件)
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審査官引用 (7件)
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