特許
J-GLOBAL ID:202003007868802721

半導体積層構造体の製造方法及び半導体積層構造体

発明者:
出願人/特許権者:
代理人 (1件): 荒木 利之
公報種別:公開公報
出願番号(国際出願番号):特願2019-157855
公開番号(公開出願番号):特開2020-038968
出願日: 2019年08月30日
公開日(公表日): 2020年03月12日
要約:
【課題】従来に比べて低転位密度の半導体層を形成する半導体積層構造体の製造方法及び半導体積層構造体を提供する。【解決手段】半導体積層構造体の製造方法は、基板1上にシングルドメインのシード層2が臨界膜厚以下で積層される工程と、シード層2が積層された基板1が熱処理されてシード層2との界面に犠牲層31が形成され、基板1とシード層2との結合を分子間力を主とした結合とすることでシード層2が犠牲シード層30とされる工程と、犠牲シード層30上に単元素又は化合物の半導体結晶層4が成長される工程とを含む。【選択図】図3
請求項(抜粋):
基板上にシングルドメインのシード層が臨界膜厚以下で積層される工程と、 前記シード層が積層された前記基板が熱処理されて前記シード層との界面に犠牲層が形成され、当該犠牲層によって前記基板と前記シード層との結合が分子間力を主とした結合にされることで前記シード層が犠牲シード層とされる工程と、 前記犠牲シード層上に単元素又は化合物の半導体結晶層が前記犠牲シード層の膜厚以上に成長される工程とを含む半導体積層構造体の製造方法。
IPC (5件):
H01L 21/20 ,  H01L 21/205 ,  C30B 29/36 ,  C23C 14/02 ,  C23C 16/01
FI (5件):
H01L21/20 ,  H01L21/205 ,  C30B29/36 A ,  C23C14/02 B ,  C23C16/01
Fターム (39件):
4G077AA02 ,  4G077BE08 ,  4G077HA12 ,  4K029AA04 ,  4K029AA24 ,  4K029BA58 ,  4K029BD01 ,  4K029CA01 ,  4K029FA06 ,  4K029FA07 ,  4K030BA02 ,  4K030BA38 ,  4K030CA04 ,  4K030CA12 ,  4K030DA09 ,  4K030LA14 ,  5F045AA05 ,  5F045AB09 ,  5F045AB14 ,  5F045AF02 ,  5F045AF04 ,  5F045AF13 ,  5F045AF19 ,  5F045BB12 ,  5F045CA10 ,  5F045CA12 ,  5F045CA13 ,  5F045DA53 ,  5F045HA16 ,  5F152LL09 ,  5F152LN02 ,  5F152LP09 ,  5F152NN01 ,  5F152NN05 ,  5F152NN06 ,  5F152NP02 ,  5F152NP09 ,  5F152NQ03 ,  5F152NQ09
引用特許:
審査官引用 (7件)
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引用文献:
審査官引用 (1件)
  • AlNバッファー層を用いたエピタキシャルグラフェン基板上Si初期成長核配向制御

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