特許
J-GLOBAL ID：202003014589805342

半導体装置

発明者：
本島 六都也

本島 六都也 について


出願人/特許権者：
株式会社デンソー

株式会社デンソー について


代理人 (1件)： 特許業務法人かいせい特許事務所
公報種別：公開公報
出願番号（国際出願番号）：特願2018-219795
公開番号（公開出願番号）：特開2020-088138
出願日： 2018年11月23日
公開日（公表日）： 2020年06月04日
要約：
【課題】コンタクトオープンの不良を低減させることができる構成を備えた半導体装置を提供する。【解決手段】半導体装置10は、半導体層11の主表面19のうちソース領域12に対応する領域に接続された第1電極部17と、半導体層11の主表面19のうちドレイン領域13に対応する領域に接続された第2電極部18と、を含む。第1電極部17は、ソース領域12に対応する領域に接続された複数の第1コンタクト23を有する。第2電極部18は、ドレイン領域13に対応する領域に接続された複数の第2コンタクト24を有する。半導体層11の主表面19の面方向のうちの一方向をゲート電極15のゲート幅方向と定義する。複数の第1コンタクト23は、ゲート電極15のゲート幅方向に沿って一列に配置されている。複数の第2コンタクト24は、ゲート電極15のゲート幅方向に沿って一列に配置されている。【選択図】図1
請求項（抜粋）：
主表面(19)を有し、前記主表面の面方向のうちの一方向に沿って前記主表面側にチャネルが発生する半導体層(11)と、 前記半導体層のうち前記チャネルが発生する部分を挟むように前記半導体層の表層部に形成されたソース領域(12)及びドレイン領域(13)と、 前記チャネルの上方に形成されていると共に、前記主表面の面方向のうちの一方向に沿って形成されたゲート電極(15)と、 前記半導体層の前記主表面のうち前記ソース領域に対応する領域に接続された第1電極部(17)と、 前記半導体層の前記主表面のうち前記ドレイン領域に対応する領域に接続された第2電極部(18)と、 を含み、 前記第1電極部は、前記ソース領域に対応する領域に接続された複数の第1コンタクト(23)を有し、 前記第2電極部は、前記ドレイン領域に対応する領域に接続された複数の第2コンタクト(24)を有し、 前記半導体層の前記主表面の面方向のうちの前記一方向を前記ゲート電極のゲート幅方向と定義すると、 前記複数の第1コンタクトは、前記ゲート電極の前記ゲート幅方向に沿って一列に配置され、 前記複数の第2コンタクトは、前記ゲート電極の前記ゲート幅方向に沿って一列に配置された半導体装置。
IPC (7件)：
H01L 29/41 ,  H01L 21/336 ,  H01L 29/78 ,  H01L 29/417 ,  H01L 21/823 ,  H01L 27/088 ,  H01L 29/786
FI (5件)：
H01L29/44 P ,  H01L29/78 301S ,  H01L29/50 M ,  H01L27/088 D ,  H01L29/78 616T
Fターム (45件)：
4M104AA01 ,  4M104BB02 ,  4M104BB04 ,  4M104BB18 ,  4M104CC01 ,  4M104FF11 ,  4M104FF26 ,  4M104GG14 ,  4M104HH15 ,  5F048AC01 ,  5F048BA01 ,  5F048BA16 ,  5F048BB05 ,  5F048BF02 ,  5F048BF07 ,  5F048BF16 ,  5F110AA26 ,  5F110CC02 ,  5F110DD05 ,  5F110DD13 ,  5F110EE09 ,  5F110FF02 ,  5F110GG02 ,  5F110GG12 ,  5F110HL02 ,  5F110HL03 ,  5F110HL04 ,  5F110HL14 ,  5F110HM04 ,  5F110HM17 ,  5F110NN02 ,  5F110NN23 ,  5F140AB01 ,  5F140AC36 ,  5F140BA01 ,  5F140BD05 ,  5F140BF04 ,  5F140BG28 ,  5F140BJ05 ,  5F140BJ07 ,  5F140BJ25 ,  5F140BJ28 ,  5F140BK30 ,  5F140CC03 ,  5F140CC12
引用特許：
審査官引用 (11件)
全件表示

前のページに戻る

TOP

BOTTOM