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J-GLOBAL ID：200903033809386474

半導体素子およびその製造方法並びに半導体装置およびその製造方法

Inventor：
西山 知宏

About 西山 知宏

, 
田子 雅基

About 田子 雅基


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 尾身 祐助
Gazette classification：公開公報
Application number (International application number)：2002030334
Publication number (International publication number)：2003234367
Application date： Feb. 07, 2002
Publication date： Aug. 22, 2003
Summary：
【要約】【課題】 低コストで作製可能なフリップチップ構造の半導体素子の提供。低α線化が可能な実装構造の提供。半導体基板と実装基板間の距離を大きく確保できるようにする。【解決手段】 半導体チップ1の配線層2上に密着層4、接着層5を介して銅な柱状バンプ6をウェハ単位で一括形成可能な電解メッキにより形成する。柱状バンプの上面もしくは上面および側面の一部に金等からなる酸化防止層8を形成する。柱状バンプの側面には、必要に応じて酸化膜等からなる濡れ防止膜7を形成する。このバンプを実装基板上のパッドにはんだ付けすると、はんだが柱状バンプ上面全域と側面の上部の一部のみを濡らし、信頼性の高い接合形状を安定して形成することが出来る。また、柱状バンプが溶融することがない為、はんだリフローにより半導体基板-実装基板間の距離が狭まることはない。
Claim (excerpt)：
電極上にバンプとなる柱状突起が半導体基板上に露出して形成されている半導体素子において、前記柱状突起の側面の上部部分および上面が、前記柱状突起の酸化を防止しはんだ付け時に前記柱状突起のはんだに濡れる領域を画定するキャップ膜により被覆されていることを特徴とする半導体素子。
IPC (2)：
H01L 21/60 ,  C25D 7/12
FI (4)：
C25D 7/12 ,  H01L 21/92 602 E ,  H01L 21/92 602 K ,  H01L 21/92 604 B
F-Term (9)：
4K024AA09 ,  4K024AB03 ,  4K024AB04 ,  4K024BA01 ,  4K024BB12 ,  4K024BC10 ,  4K024FA05 ,  4K024GA01 ,  4K024GA16
Patent cited by the Patent：
Cited by applicant (14)
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Cited by examiner (16)
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