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J-GLOBAL ID：200903057999640190

半導体装置及びその製造方法

Inventor：
金森 宏治

About 金森 宏治


Applicant, Patent owner：
日本電気株式会社

About 日本電気株式会社


Agent (1)： 京本 直樹 (外2名)
Gazette classification：公開公報
Application number (International application number)：2000325656
Publication number (International publication number)：2002134634
Application date： Oct. 25, 2000
Publication date： May. 10, 2002
Summary：
【要約】【課題】積層膜パターンに自己整合したトレンチを素子分離に用いる方式のフラッシュメモリは、セル間隔を極小化でき、メモリセルの高密度化に大いに利するところがあるが、反面、トレンチ肩の電界集中によりトンネル酸化膜の信頼性が低い、高容量比を実現するために、浮遊ゲート電極を2層構造で形成するとプロセスが複雑になる、といった問題を有する。【解決手段】半導体基板1の活性ゲート膜領域上に積層構造体を形成しておき、活性ゲート膜2の溝分離側に位置するゲート膜30を厚くしておき、その上で積層構造体に対して自己整合的に溝分離領域を形成するので、溝11の肩部と浮遊ゲート電極3との距離を大きくすることができ、デバイス動作時の溝の肩部における電界集中によるデバイス特性への悪影響を無くすことができる。
Claim (excerpt)：
半導体基板と、前記半導体基板に埋め込まれた分離用絶縁膜と、前記分離用絶縁膜に挟まれた半導体基板の表面の一部に形成されたゲート絶縁膜とを有する半導体装置であって、前記ゲート絶縁膜はその側面を前記分離用絶縁膜に接して形成されており、前記ゲート絶縁膜の前記分離用絶縁膜側の端部が、前記ゲート絶縁膜の中央部よりも厚いことを特徴とする半導体装置。
IPC (5)：
H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 21/76 ,  H01L 27/115
FI (3)：
H01L 29/78 371 ,  H01L 21/76 L ,  H01L 27/10 434
F-Term (56)：
5F001AA08 ,  5F001AA09 ,  5F001AA25 ,  5F001AA30 ,  5F001AA31 ,  5F001AA34 ,  5F001AA43 ,  5F001AA62 ,  5F001AA63 ,  5F001AB08 ,  5F001AD20 ,  5F001AD52 ,  5F001AD60 ,  5F001AF06 ,  5F001AF25 ,  5F001AG07 ,  5F032AA34 ,  5F032AA37 ,  5F032AA44 ,  5F032AA45 ,  5F032CA17 ,  5F032DA33 ,  5F083EP02 ,  5F083EP03 ,  5F083EP05 ,  5F083EP23 ,  5F083EP27 ,  5F083EP42 ,  5F083EP48 ,  5F083EP50 ,  5F083EP55 ,  5F083ER22 ,  5F083GA09 ,  5F083GA19 ,  5F083GA22 ,  5F083JA04 ,  5F083KA01 ,  5F083LA16 ,  5F083NA01 ,  5F083PR29 ,  5F101BA07 ,  5F101BA12 ,  5F101BA13 ,  5F101BA16 ,  5F101BA23 ,  5F101BA24 ,  5F101BA29 ,  5F101BA35 ,  5F101BA36 ,  5F101BB05 ,  5F101BD12 ,  5F101BD33 ,  5F101BD35 ,  5F101BF02 ,  5F101BF09 ,  5F101BH19
Patent cited by the Patent：
Cited by examiner (10)
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