Pat
J-GLOBAL ID：200903066813453840

半導体装置およびその製造方法

Inventor：
中野 佑紀

About 中野 佑紀


Applicant, Patent owner：
ローム株式会社

About ローム株式会社


Agent (6)： 吉田 稔 ,  田中 達也 ,  仙波 司 ,  古澤 寛 ,  鈴木 泰光 ,  臼井 尚
Gazette classification：公開公報
Application number (International application number)：2008333530
Publication number (International publication number)：2009260253
Application date： Dec. 26, 2008
Publication date： Nov. 05, 2009
Summary：
【課題】絶縁耐圧の向上を図ることが可能な半導体装置およびその製造方法を提供すること。【解決手段】第1n型導体層11、第2n型半導体層12、p型半導体層13、n型半導体領域14、トレンチ3、ゲート電極41およびゲート絶縁層5、を備えた半導体装置A1であって、境界側部K1と境界底部K2,K3とを備える、第2n型半導体層12とp型半導体層13との境界は、トレンチ3の側面に接する第1の部分と、幅方向yにおいて、トレンチ3の側面から離間している第2の部分と、を有しており、深さ方向xにおいて、上記第1の部分、ゲート電極41の底部、トレンチ3の底部および上記第2の部分が、この順番に存在している。【選択図】 図1
Claim (excerpt)：
第1の導電型をもつ第1半導体層と、 この第1半導体層上に設けられ、上記第1の導電型と反対の第2の導電型を持つ第2半導体層と、 この第2半導体層を貫通して上記第1半導体層に達するトレンチと、 上記トレンチの表面に沿って、上記トレンチの底部および側部に形成された絶縁層と、 この絶縁層により上記第1半導体層および上記第2半導体層と絶縁されており、少なくとも一部が上記トレンチ内部に形成されたゲート電極と、 上記第2半導体層上に、かつ、上記トレンチの周囲に形成された上記第1の導電型をもつ半導体領域と、 を備えた半導体装置であって、 上記第1半導体層と上記第2半導体層との境界は、上記トレンチの側面に接する第1の部分と、上記トレンチの深さ方向と垂直である幅方向において、上記トレンチの側面から離間している第2の部分と、を有しており、 上記トレンチの深さ方向において、上記第1の部分、上記ゲート電極の底部、上記トレンチの底部および上記第2の部分が、この順番に存在していることを特徴とする、半導体装置。
IPC (3)：
H01L 29/78 ,  H01L 29/12 ,  H01L 21/336
FI (6)：
H01L29/78 652C ,  H01L29/78 653A ,  H01L29/78 652T ,  H01L29/78 658A ,  H01L29/78 658E ,  H01L29/78 652J
Patent cited by the Patent：
Cited by applicant (1)
  • 特開平01-192174号公報
Cited by examiner (11)
  • 半導体装置の製造方法
    Gazette classification：公開公報   Application number：特願平9-132361   Applicant：日産自動車株式会社
  • 高密度トレンチ形DMOSトランジスタ素子
    Gazette classification：公表公報   Application number：特願平9-509501   Applicant：シリコニックス・インコーポレイテッド
  • 電界効果トランジスタ及びその製造方法
    Gazette classification：公開公報   Application number：特願平5-202595   Applicant：シリコニックス・インコーポレイテッド
Show all

Return to Previous Page

TOP

BOTTOM