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J-GLOBAL ID:200903068972036616

半導体メモリ、回路のデータ信号を所望のレベルへ駆動するための装置、第1および第2の信号を所望のレベルへ駆動するための回路、ダイナミックランダムアクセスメモリ構造、データ信号を所望のレベルへ駆動する方法、および第1および第2の信号を所望のレベルへ駆動する方法

Inventor:
Applicant, Patent owner:
Agent (1): 筒井 大和
Gazette classification:公開公報
Application number (International application number):1996321223
Publication number (International publication number):1997204777
Application date: Dec. 02, 1996
Publication date: Aug. 05, 1997
Summary:
【要約】【課題】 センスアンプ回路により受取られる信号をオーバードライブするための方法および装置を提供する。【解決手段】 オーバードライブ回路は、センスされる信号BLSA,BLWLを、ある時間間隔60の間、通常レベルより大きな電圧レベルへ駆動する。時間間隔の長さは、センスイネーブル回路に対するセンスアンプ回路の相対的な位置に対応している。オーバードライブ動作が完了すると、正規化回路はセンスされる信号を第2の時間間隔62の間、通常レベルへドライブし、それによって、次のメモリサイクルに備えさせ、信号を再び所望のプリチャージレベル63へセットすることができる。
Claim (excerpt):
ビット線対と、複数のワード線と、各々が前記ビット線対を構成するビット線の一方および前記複数のワード線の1つと結合された複数のダイナミックメモリセルと、1対のPMOSトランジスタと1対のNMOSトランジスタとを含むセンスアンプであって、該PMOSトランジスタの対および該NMOSトランジスタの対の各々は、共通に結合されたソースと、前記ビット線対にそれぞれ結合されたドレインと、該ドレインに交差結合されたゲートとをそれぞれ有するものであるセンスアンプと、第1の電源端子と、第2の電源端子と、前記第1の電源端子と前記PMOSトランジスタの対の前記ソースとの間に結合された第1のスイッチトランジスタと、前記第2の電源端子と前記PMOSトランジスタの対の前記ソースとの間に結合された第2のスイッチトランジスタと、前記第1の電源端子に、前記第2の電源端子に供給される第2の電圧より低い第1の電圧を供給するための電圧ジェネレータとを有する半導体メモリであって、前記センスアンプは、前記複数のダイナミックメモリセルから選択されたメモリセルについての情報に基づいて、前記ビット線の対に対してハイ側の電圧とロウ側の電圧を有する相補的な信号の対を供給し、第1の期間において、前記第2のスイッチトランジスタがイネーブルとされるのに応じて、前記ハイ側の電圧が前記第1の電圧よりも上に上昇させられ、前記第1の期間に続く第2の期間において、前記第1のスイッチトランジスタがイネーブルとされるのに応じて、前記ハイ側の電圧が下降させられ、それによって、前記ハイ側の電圧が前記第1の電圧に設定されることを特徴とする半導体メモリ。
IPC (3):
G11C 11/409 ,  H01L 27/108 ,  H01L 21/8242
FI (2):
G11C 11/34 353 E ,  H01L 27/10 681 G
Patent cited by the Patent:
Cited by applicant (4)
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Cited by examiner (5)
  • センスアンプ駆動回路
    Gazette classification:公開公報   Application number:特願平3-225648   Applicant:株式会社日立製作所, 日立デバイスエンジニアリング株式会社
  • 半導体記憶装置
    Gazette classification:公開公報   Application number:特願平4-175245   Applicant:三菱電機株式会社
  • 半導体集積回路装置
    Gazette classification:公開公報   Application number:特願平4-012382   Applicant:富士通株式会社, 富士通ヴィエルエスアイ株式会社
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