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J-GLOBAL ID：200903091282807700

高集積DRAMセルの製造方法

Inventor：
李圭弼

About 李圭弼


Applicant, Patent owner：
三星電子株式会社

About 三星電子株式会社


Agent (1)： 大塚 康徳 (外1名)
Gazette classification：公開公報
Application number (International application number)：1996141700
Publication number (International publication number)：1997082920
Application date： Jun. 04, 1996
Publication date： Mar. 28, 1997
Summary：
【要約】【課題】 高い横縦比を有するメモリ装置においてBC工程を改善したDRAMセルの製造方法を提供する。【解決手段】 平面的な観点からワ-ドラインとビットラインが互いに交叉するセルアレイ上でシリコン酸化膜に対するシリコン窒化膜の食刻比率が20:1以上となる食刻物質を用いることにより、ストレ-ジ電極とビットライン又はストレ-ジ電極とワ-ドとのストリンガやブリッジ現象を防止することができる。かつ、ストレ-ジノ-ドがビットラインとワ-ドラインによる自己整列方式でセルトランジスタのソ-スに直接的に接続されるので整列マ-ジンを改善することができる。
Claim (excerpt)：
半導体基板上にゲ-ト酸化膜、第1導電層、第2導電層及び第1絶縁層を順次に積層した後にパターニングしてその上部にキャッピング層の形成されたワ-ドラインを形成する工程と、イオン注入によりセルトランジスタのソ-ス及びドレイン領域を形成する工程と、前記ワ-ドラインの両側壁にワ-ドラインスペ-サを形成する工程と、前記半導体基板上に第1層間絶縁膜を形成する工程と、前記第1層間絶縁膜の所定部分を食刻してコンタクトホ-ルを形成する工程と、前記第1層間絶縁膜上にキャッピング層の形成されたビットラインを形成する工程と、前記ビットラインの両側壁にスペ-サを形成する工程と、前記半導体基板上に第2層間絶縁膜を形成する工程と、前記ビットラインのキャッピング層とワ-ドラインのキャッピング層に対する第2層間絶縁膜と第1層間絶縁膜との食刻比率が略20:1である食刻ガスを用いて、前記第2層間絶縁膜及び第1層間絶縁膜を食刻してストレ-ジ電極と前記セルトランジスタのソ-スを連結するためのコンタクトホ-ルを形成する工程と、前記セルトランジスタの前記ソ-スに直接的に接続されるストレ-ジ電極を形成する工程とを具備することを特徴とするDRAMセルの製造方法。
IPC (5)：
H01L 27/108 ,  H01L 21/8242 ,  H01L 21/28 ,  H01L 21/3065 ,  H01L 21/768
FI (4)：
H01L 27/10 681 B ,  H01L 21/28 L ,  H01L 21/302 F ,  H01L 21/90 C
Patent cited by the Patent：
Cited by examiner (9)
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