特許
J-GLOBAL ID：200903087815519420
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
外川 英明
公報種別：公開公報
出願番号（国際出願番号）：特願2001-266650
公開番号（公開出願番号）：特開2003-077285
出願日： 2001年09月04日
公開日（公表日）： 2003年03月14日
要約：
【要約】【課題】本発明は、チップ面積増大を抑止でき、且つ高速動作が可能なフラッシュメモリを提供することを目的とする。【解決手段】本発明の半導体記憶装置は、消去または書込み単位の異なる2種類のメモリサブアレイに対して、各々におけるメインビット線16およびサブビット線17数を同じにし、各々におけるメインワード線14数を変える。本構成により、2重ワード線方式および2重ビット線方式を採用しても、レイアウトの自由度が高いため、周辺回路を効率的に配置することにより、チップ面積の増大を抑制することができ、且つ高速動作も可能となる。
請求項（抜粋）：
複数の不揮発性メモリセルを行列状に配置し、同一行にある所定数の不揮発性メモリセルごとにサブワード線を接続し、且つ、この同一行の複数のサブワード線に対し行セレクタを介し共通にメインワード線を接続した第一のメモリセルアレイと、前記第一のメモリセルアレイと比べて総数の少ない不揮発性メモリセルを行列状に配置し、複数の不揮発性メモリセルを行列状に配置し、同一行にある複数の不揮発性メモリセルごとにサブワード線を接続し、且つ、この同一行にある複数のサブワード線に対し行セレクタを介し共通にメインワード線を接続した第二のメモリセルアレイとを有する半導体記憶装置において、前記第一のメモリセルアレイの同一列にある所定数の不揮発性メモリセルごとにサブビット線を接続し、この同一列にある複数のサブビット線に対し列セレクタを介し共通にメインビット線を接続し、前記第二のメモリセルアレイの同一列にある所定数の不揮発メモリセルごとにサブビット線を接続し、この同一列にある複数のサブビット線に対し列セレクタを介し共通にメインビット線を接続し、前記第二のメモリセルアレイを前記第一のメモリセルアレイのメインビット線方向に沿って配置するとともに、前記第一および第二のメモリセルアレイにおける各々の総サブビット線数を同数にし、且つ同列にある各々のメインビット線を接続することにより、前記メインビット線を第一および第二のメモリセルアレイ間で共有化したことを特徴とする半導体記憶装置。
FI (4件)：
G11C 17/00 634 A
, G11C 17/00 634 Z
, G11C 17/00 639 Z
, G11C 17/00 633 A
5B025AA01
, 5B025AD01
, 5B025AD09
, 5B025AD10
, 5B025AD13
, 5B025AE05
, 5B025AF04
