特許
J-GLOBAL ID：201303008967415528

半導体装置およびその製造方法

発明者：
北野 尚武

北野 尚武 について

, 
南 卓士

南 卓士 について

, 
山口 述夫

山口 述夫 について

, 
清野 拓哉

清野 拓哉 について

, 
中川 隆史

中川 隆史 について

, 
渡部 平司

渡部 平司 について

, 
志村 考功

志村 考功 について

, 
細井 卓治

細井 卓治 について


出願人/特許権者：
キヤノンアネルバ株式会社

キヤノンアネルバ株式会社 について


代理人 (4件)： 岡部 讓 ,  吉澤 弘司 ,  三山 勝巳 ,  川崎 孝
公報種別：公開公報
出願番号（国際出願番号）：特願2012-102887
公開番号（公開出願番号）：特開2013-232470
出願日： 2012年04月27日
公開日（公表日）： 2013年11月14日
要約：
【課題】MIPS素子の作製工程におけるSiの拡散を低減可能であり、かつEOTの増加を抑制することが可能な半導体装置及びその製造方法を提供すること。【解決手段】本発明の一実施形態は、シリコン基板1001上に設けられたゲート絶縁膜1002と該ゲート絶縁膜1002上に設けられたゲート電極1003とを有する電界効果トランジスタを備えた半導体装置であって、ゲート電極1003は、少なくともTiとNとO(酸素)とを含有する導電層1004と、該導電層1004上に配置されたシリコン層1005とを有する積層型ゲート電極であり、導電層1004中の酸素濃度が、シリコン層1005側で最も大きい。【選択図】図1
請求項（抜粋）：
シリコン基板上に設けられたゲート絶縁膜と該ゲート絶縁膜上に設けられたゲート電極とを有する電界効果トランジスタを備えた半導体装置であって、 前記ゲート電極は、少なくともTiとNとO(酸素)とを含有する導電層と、該導電層上に配置されたシリコン層とを有する積層型ゲート電極であり、 前記導電層中の酸素濃度が、前記シリコン層側で最も大きいことを特徴とする半導体装置。
IPC (7件)：
H01L 21/336 ,  H01L 29/78 ,  H01L 21/28 ,  H01L 29/423 ,  H01L 29/49 ,  H01L 21/285 ,  C23C 14/34
FI (5件)：
H01L29/78 301G ,  H01L21/28 301R ,  H01L29/58 G ,  H01L21/285 S ,  C23C14/34 N
Fターム (60件)：
4K029AA06 ,  4K029AA24 ,  4K029BA35 ,  4K029BA60 ,  4K029BB02 ,  4K029BD01 ,  4K029CA06 ,  4K029DC03 ,  4K029DC39 ,  4K029FA01 ,  4K029GA00 ,  4K029GA01 ,  4M104AA01 ,  4M104BB30 ,  4M104BB38 ,  4M104BB39 ,  4M104CC05 ,  4M104DD37 ,  4M104DD42 ,  4M104DD78 ,  4M104DD86 ,  4M104DD89 ,  4M104EE12 ,  4M104EE14 ,  4M104EE16 ,  4M104FF18 ,  4M104FF19 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH05 ,  4M104HH20 ,  5F140AA06 ,  5F140AA40 ,  5F140AB03 ,  5F140AC01 ,  5F140BA01 ,  5F140BD01 ,  5F140BD04 ,  5F140BD05 ,  5F140BD09 ,  5F140BD13 ,  5F140BE07 ,  5F140BE09 ,  5F140BE16 ,  5F140BE17 ,  5F140BF10 ,  5F140BF11 ,  5F140BF14 ,  5F140BF15 ,  5F140BF17 ,  5F140BF22 ,  5F140BF32 ,  5F140BF37 ,  5F140BF38 ,  5F140BG30 ,  5F140BG31 ,  5F140BG33 ,  5F140BG44 ,  5F140CE10
引用特許：
出願人引用 (8件)
全件表示
審査官引用 (8件)
全件表示

前のページに戻る

TOP

BOTTOM