特許
J-GLOBAL ID：200903002382804129

半導体装置

発明者：
福知 輝洋

福知 輝洋 について


出願人/特許権者：
富士電機デバイステクノロジー株式会社

富士電機デバイステクノロジー株式会社 について


代理人 (1件)： 山本 浩
公報種別：公開公報
出願番号（国際出願番号）：特願2005-291147
公開番号（公開出願番号）：特開2007-103646
出願日： 2005年10月04日
公開日（公表日）： 2007年04月19日
要約：
【目的】寄生pnpトランジスタによる有害な寄生電流を低減すると共に、ハイサイド側トランジスタにIGBT構造を内在させない構成とすることにより、発熱が少なく、熱破壊が起きにくい半導体装置の提供。【構成】p形半導体基板1表面に、それぞれ離間する第1p+領域2とn-ウエル領域3と、該n-ウエル領域3の表面層にそれぞれ離間する第2p+領域14と第3p+領域6とp領域4と、該p領域4の表面層に配置される第4p+領域7と、前記第2p+領域14と前記第3p+領域6に挟まれる第1n+領域5を備え、前記第1p+領域2表面に接するGND8と、前記第3p+領域6と前記p領域4に挟まれた前記n-ウエル領域3表面に絶縁膜を介して配置されるゲート電極11と、前記第2p+領域14と前記第3p+領域6と前記第1n+領域5とに共通に接するVDH9と、前記第4p+領域7表面に接するDO10とで構成される高電位側MOSFETを備える半導体装置とする。【選択図】 図1
請求項（抜粋）：
第1導電形半導体基板表面に、それぞれ選択的に離間して配置される第1導電形の第1領域と第2導電形の第2領域と、該第2領域の表面層にそれぞれ選択的に離間して配置される第1導電形の第3領域と第1導電形の第4領域と第1導電形の第5領域と、該第5領域の表面層に配置される第1導電形の第6領域と、前記第3領域と前記第4領域に挟まれる第2導電形の第7領域を備え、前記第1領域に接するグランド端子側電極と、前記第4領域と前記第5領域に挟まれた前記第2領域表面に絶縁膜を介して配置されるゲート電極と、前記第3領域と前記第4領域と前記第7領域とに共通に接する高電位端子側電極と、前記第6領域に接する出力端子側電極とで構成される高電位側MOSFETを備えることを特徴とする半導体装置。
IPC (4件)：
H01L 21/823 ,  H01L 27/088 ,  H01L 29/78 ,  H01L 27/08
FI (4件)：
H01L27/08 102B ,  H01L29/78 301K ,  H01L29/78 301S ,  H01L27/08 331A
Fターム (36件)：
5F048AA03 ,  5F048AB07 ,  5F048AB10 ,  5F048AC01 ,  5F048AC03 ,  5F048BC03 ,  5F048BC07 ,  5F048BE02 ,  5F048BE03 ,  5F048BE09 ,  5F048BF16 ,  5F048BF18 ,  5F048BG11 ,  5F048BG14 ,  5F048CC06 ,  5F048CC10 ,  5F048CC13 ,  5F140AA17 ,  5F140AA24 ,  5F140AA34 ,  5F140AB03 ,  5F140AB06 ,  5F140AB07 ,  5F140AC01 ,  5F140AC21 ,  5F140BA01 ,  5F140BH17 ,  5F140BH22 ,  5F140BH30 ,  5F140BH43 ,  5F140BH45 ,  5F140BH47 ,  5F140CB04 ,  5F140CB08 ,  5F140DA03 ,  5F140DA08
引用特許：
出願人引用 (1件)
  • 半導体装置
    公報種別：公開公報   出願番号：特願平8-334358   出願人：富士電機株式会社
審査官引用 (12件)
  • 半導体装置
    公報種別：公開公報   出願番号：特願2002-183402   出願人：富士電機ホールディングス株式会社
  • 半導体装置
    公報種別：公開公報   出願番号：特願平6-269041   出願人：シャープ株式会社
  • 半導体装置
    公報種別：公開公報   出願番号：特願平8-334358   出願人：富士電機株式会社
全件表示

前のページに戻る

TOP

BOTTOM