特許
J-GLOBAL ID：200903005376708788

半導体記憶装置

発明者：
浅尾 吉昭

浅尾 吉昭 について

, 
須之内 一正

須之内 一正 について

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中島 健太郎

中島 健太郎 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-037327
公開番号（公開出願番号）：特開2002-359356
出願日： 2002年02月14日
公開日（公表日）： 2002年12月13日
要約：
【要約】【課題】 周辺回路部において、TMR素子を抵抗素子、フューズ素子又はコンタクトとして用いることにより、チップ面積の縮小を図る。【解決手段】 メモリセル部は、第1の方向に延在された第1の配線27と、この第1の配線27の上方に配置され、第1の方向と異なる第2の方向に延在された第2の配線26と、第1及び第2の配線26,27間に配置された第3の配線19aと、第1及び第2の配線26,27間の第1及び第2の配線26,27の交点に配置され、第2及び第3の配線26,19aに接続された第1の磁気抵抗効果素子25aとを具備する。また、周辺回路部は、第4の配線19bと、この第4の配線19bの上方に配置された第5の配線20bと、第4及び第5の配線19b,20b間に配置され、第4及び第5の配線19b,20bに接続され、抵抗素子30として使用する第2の磁気抵抗効果素子25bとを具備する。
請求項（抜粋）：
メモリセル部と、このメモリセル部の周辺に配置された周辺回路部とを備えた半導体記憶装置であって、前記メモリセル部は、第1の方向に延在された第1の配線と、前記第1の配線の上方に配置され、前記第1の方向と異なる第2の方向に延在された第2の配線と、前記第1及び第2の配線間に配置された第3の配線と、前記第1及び第2の配線間の前記第1及び第2の配線の交点に配置され、前記第2及び第3の配線に接続された第1の磁気抵抗効果素子とを具備し、前記周辺回路部は、第4の配線と、前記第4の配線の上方に配置された第5の配線と、前記第4及び第5の配線間に配置され、前記第4及び第5の配線に接続され、抵抗素子、フューズ素子及びコンタクトのいずれかとして使用する第2の磁気抵抗効果素子とを具備することを特徴とする半導体記憶装置。
IPC (7件)：
H01L 27/105 ,  G11C 11/14 ,  G11C 11/15 ,  H01L 21/8234 ,  H01L 27/06 ,  H01L 27/10 481 ,  H01L 43/08
FI (6件)：
G11C 11/14 A ,  G11C 11/15 ,  H01L 27/10 481 ,  H01L 43/08 Z ,  H01L 27/10 447 ,  H01L 27/06 102 A
Fターム (14件)：
5F048AA01 ,  5F048AB01 ,  5F048AC10 ,  5F048BA01 ,  5F048BF12 ,  5F083FZ10 ,  5F083GA09 ,  5F083KA20 ,  5F083MA06 ,  5F083MA16 ,  5F083PR42 ,  5F083PR52 ,  5F083PR57 ,  5F083ZA10
引用特許：
審査官引用 (9件)
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