特許
J-GLOBAL ID：200903005951980738
半導体装置およびその製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
吉田 茂明 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-153904
公開番号（公開出願番号）：特開2000-340794
出願日： 1999年06月01日
公開日（公表日）： 2000年12月08日
要約：
【要約】【課題】 DIBL効果の影響を抑制したMOSトランジスタを提供するとともに、隣り合う半導体素子からの電界の影響を受けてチャネル領域の端縁部において電流リークが発生することを防止したMOSトランジスタを提供する。【解決手段】 SOI基板10は、シリコン基板2上に形成された埋め込み酸化膜31と、埋め込み酸化膜31上に形成されたSOI層4とを有している。埋め込み酸化膜31は、その全域に渡ってフッ素(F)をほぼ均一に含有しており、フッ素を含有しないシリコン酸化膜(比誘電率が3.9程度)に比べて比誘電率が低下している。埋め込み酸化膜31のフッ素濃度は、ほぼ全域に渡って1×1019〜1×1022cm-3の何れかとなるように設定されている。
請求項（抜粋）：
シリコン基板と、前記シリコン基板上に形成されたフッ素を含有する埋め込み酸化膜と、前記埋め込み酸化膜上に形成されたSOI層とを有するSOI基板と、前記SOI層上に形成された半導体素子とを備え、前記埋め込み酸化膜は、全域に渡ってフッ素を所定の濃度でほぼ均一に含有することを特徴とする半導体装置。
Fターム (23件)：
5F110AA06
, 5F110AA30
, 5F110CC02
, 5F110DD05
, 5F110DD12
, 5F110DD13
, 5F110DD24
, 5F110DD30
, 5F110EE09
, 5F110FF02
, 5F110FF23
, 5F110GG02
, 5F110GG12
, 5F110HJ01
, 5F110HJ13
, 5F110HL02
, 5F110HL03
, 5F110HM15
, 5F110NN02
, 5F110NN23
, 5F110NN25
, 5F110NN40
, 5F110NN77
