特許
J-GLOBAL ID：200903008515989362
サドル型フラッシュメモリ素子及び同製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
根本 恵司
公報種別：公表公報
出願番号（国際出願番号）：特願2007-545369
公開番号（公開出願番号）：特表2008-523611
出願日： 2005年12月06日
公開日（公表日）： 2008年07月03日
要約：
本発明はサドル(Saddle)構造を持つナノ寸法のフラッシュメモリ素子及びその製造方法に関し、特にMOS基盤フラッシュメモリ素子の縮小化特性と性能を改善するためのサドル型高集積/高性能フラッシュメモリ素子に関する。 本発明によれば、リセスされたチャネルの表面及び側面を露出するためリセスされたチャネル周辺の絶縁膜が選択的に取り除かれる。露出された表面及び側面にトンネル絶縁膜が形成される。形成された構造上に、浮遊電極、電極間絶縁膜及び制御電極が形成され、このようにして素子が製造される。特に、浮遊電極が絶縁窒化膜又は多数のナノ寸法のドットで造られる場合は、追加マスクを使用することなく優れたメモリ素子を造ることができる。本発明によれば、素子の縮小化特性がすぐれ、かつリセスされたチャネルの表面及び側面に電流が流動できるチャネルが形成されるため、電流駆動能力が大きく向上する。また、チャネルを制御する制御電極の能力も向上させることができ、それによりメモリ書き込み/消去が改善できる。
請求項（抜粋）：
シリコン基板と接続されその上に形成されたウォール型のシリコンボディを有するシリコン基板1;
シリコン基板1の表面とシリコンボディ2の表面に形成された第1絶縁膜3;
第1絶縁膜3上に形成された窒化膜4;
シリコンボディ2の表面高さまで到逹するように窒化膜4上に形成された要素絶縁用の第2絶縁膜5;
形成された構造上に順に形成された電荷蓄積ノード(チャージ蓄積ノード)8、制御電極10、電極間絶縁膜9及び制御電極10;
シリコンボディ2の表面から合理的な深さまでリセスされたチャネルとして使用される領域;
必要であれば、表面から合理的な深さまでリセスされる第2絶縁膜;
シリコンボディ2のリセス幅または深さより大きくエッチングされた第1絶縁膜3及び窒化膜4;
シリコンボディ2のリセスされた領域の表面及び側面に形成されたトンネル絶縁膜7;
形成された構造上に順に形成された電荷蓄積ノード8、電極間絶縁膜9及び制御電極10;及び
(電荷蓄積ノード8、電極間絶縁膜9及び制御電極10から成る)ゲート積層体の両側面でシリコンボディ2にある深さまで形成されたソース/ドレイン領域11;
ゲート積層体の両側面に形成された絶縁膜スペーサ13;
を包含するフラッシュメモリ素子。
IPC (4件)：
H01L 21/824
, H01L 29/788
, H01L 29/792
, H01L 27/115
H01L29/78 371
, H01L27/10 434
5F083EP03
, 5F083EP17
, 5F083EP18
, 5F083EP22
, 5F083EP62
, 5F083EP67
, 5F083JA02
, 5F083JA33
, 5F083NA01
, 5F083PR25
, 5F101BA13
, 5F101BA26
, 5F101BA36
, 5F101BA45
, 5F101BA54
, 5F101BB02
, 5F101BD05
, 5F101BD13
, 5F101BD35
, 5F101BH11
出願人引用 (12件)
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審査官引用 (12件)
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