半導体記憶装置とその製造方法

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出願人/特許権者：
代理人 (1件)：加藤朝道
公報種別：公開公報
出願番号（国際出願番号）：特願2001-075485
公開番号（公開出願番号）：特開2002-280523
出願日： 2001年03月16日
公開日（公表日）： 2002年09月27日
要約：

【要約】【課題】PZT成膜中またはその後の熱処理時に、プラグ上の領域における強誘電体容量素子の下部電極はがれを抑制する構成、及び製造方法の提供。【解決手段】強誘電体容量素子の下部電極の下に、第1の金属、金属窒化膜、第2の金属を順に積層した3層膜を形成し、該金属窒化膜を第1の金属または第2の金属の窒化物で構成する。

請求項（抜粋）：

能動素子が形成されてなる半導体基板上に設けられた層間絶縁膜の表面に達するプラグを有し、前記プラグ上に、バリア層、下部電極、強誘電体膜もしくは高誘電体膜よりなる容量膜、および上部電極がこの順に積層されてなる容量素子を有する半導体記憶装置において、前記バリア層は、3層以上の積層構造とされており、前記プラグ表面又は前記層間絶縁膜表面に接する側に、第1の金属の層を有し、前記下部電極に接する側に、第2の金属の層を有し、前記第1の金属と前記第2の金属の層との間に、少なくとも1層の金属窒化膜を備えている、ことを特徴とする半導体記憶装置。

IPC (4件)：

H01L 27/105 , H01L 21/28 301 , H01L 27/108 , H01L 21/8242

FI (4件)：

H01L 21/28 301 R , H01L 27/10 444 B , H01L 27/10 621 Z , H01L 27/10 651

Fターム (23件)：

4M104AA01 , 4M104BB14 , 4M104BB17 , 4M104CC01 , 4M104FF18 , 4M104GG16 , 5F083AD21 , 5F083FR02 , 5F083JA06 , 5F083JA14 , 5F083JA15 , 5F083JA17 , 5F083JA36 , 5F083JA38 , 5F083JA39 , 5F083JA40 , 5F083JA43 , 5F083MA06 , 5F083MA18 , 5F083MA19 , 5F083NA08 , 5F083PR33 , 5F083PR40

引用特許：

審査官引用 (9件)

半導体メモリ素子のキャパシタ構造及びその形成方法
公報種別：公開公報出願番号：特願平7-276782 出願人：ソニー株式会社
半導体装置の製造方法
公報種別：公開公報出願番号：特願平10-066336 出願人：ソニー株式会社
強誘電体メモリ素子及びその製造方法
公報種別：公開公報出願番号：特願平8-208705 出願人：シャープ株式会社

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