特許
J-GLOBAL ID：200903018376605029
半導体集積回路装置の製造方法
発明者：
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出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2005-128012
公開番号（公開出願番号）：特開2006-310376
出願日： 2005年04月26日
公開日（公表日）： 2006年11月09日
要約：
【課題】 チップの主面内のパターンの解像度を向上させる。【解決手段】 チップを含む半導体ウエハの半導体基板1の主面上にキャップ膜を形成した後、チップ内のメモリ領域Mにキャップパターン15aを形成するための露光、現像およびエッチング処理と、チップ内においてメモリ領域Mから離れた空き領域Eにキャップパターン15b1を形成するための露光、現像およびエッチング処理とをそれぞれ別々に行う。これにより、メモリ領域Mおよび空き領域Eの各々に合った条件で露光および現像等を行うことができるので、チップの主面内のパターンの解像度を向上させることができる。【選択図】 図35
請求項（抜粋）：
以下の工程を含む半導体集積回路装置の製造方法:
(a)チップを含むウエハを用意する工程、
(b)前記ウエハの主面上にマスキング層を堆積する工程、
(c)前記ウエハの前記チップの第1領域に、前記マスキング層をパターニングすることで形成された第1マスキングパターンを形成する工程、
(d)前記ウエハの前記チップにおいて、前記第1領域から離れ前記第1領域とは異なる場所に配置された第2領域に、前記マスキング層をパターニングすることで形成された第2マスキングパターンを形成する工程を有し、
前記(c)工程は、以下の工程を有する:
(c1)前記マスキング層上に第1レジスト膜を塗布する工程、
(c2)前記第1レジスト膜に対して露光処理を施す工程、
(c3)前記第1レジスト膜に対して現像処理を施すことにより第1レジストパターンを形成する工程、
(c4)前記第1レジストパターンをエッチングマスクとして、前記マスキング層をパターニングすることにより、前記第1領域に前記第1マスキングパターンを形成する工程、
(c5)前記第1レジストパターンを除去する工程、
前記(d)工程は、以下の工程を有する:
(d1)前記マスキング層上に第2レジスト膜を塗布する工程、
(d2)前記第2レジスト膜に対して露光処理を施す工程、
(d3)前記第2レジスト膜に対して現像処理を施すことにより第2レジストパターンを形成する工程、
(d4)前記第2レジストパターンをエッチングマスクとして、前記マスキング層をパターニングすることにより、前記第2領域に前記第2マスキングパターンを形成する工程、
(d5)前記第2レジストパターンを除去する工程。
IPC (9件)：
H01L 21/027
, G03F 1/08
, H01L 27/10
, H01L 21/824
, H01L 27/115
, H01L 27/108
, H01L 27/11
, H01L 29/792
, H01L 29/788
H01L21/30 502C
, G03F1/08 A
, H01L27/10 461
, H01L27/10 481
, H01L27/10 434
, H01L27/10 681Z
, H01L27/10 381
, H01L29/78 371
2H095BB01
, 5F046AA11
, 5F083AD00
, 5F083BS00
, 5F083EP02
, 5F083EP23
, 5F083EP30
, 5F083EP55
, 5F083ER02
, 5F083ER06
, 5F083ER14
, 5F083ER19
, 5F083ER22
, 5F083ER30
, 5F083GA09
, 5F083GA27
, 5F083HA02
, 5F083JA04
, 5F083JA35
, 5F083JA39
, 5F083JA53
, 5F083PR01
, 5F083PR40
, 5F083PR42
, 5F083PR52
, 5F083ZA12
, 5F083ZA13
, 5F083ZA28
, 5F101BA01
, 5F101BA29
, 5F101BA36
, 5F101BB03
, 5F101BB05
, 5F101BC11
, 5F101BD29
, 5F101BD30
, 5F101BE02
, 5F101BE05
, 5F101BE07
, 5F101BH21
, 5F101BH30
出願人引用 (3件)
審査官引用 (12件)
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