特許
J-GLOBAL ID：200903021469453580

半導体装置

発明者：
西郡 正人

西郡 正人 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-058750
公開番号（公開出願番号）：特開2000-260952
出願日： 1999年03月05日
公開日（公表日）： 2000年09月22日
要約：
【要約】【課題】 エピタキシャル層の横方向成長を制限し、集積度の向上を図る。【解決手段】 2つのMOSFETの間には、STI構造の素子分離絶縁膜14が配置される。素子分離絶縁膜14の表面は、シリコン基板11の表面に実質的に等しい。素子分離絶縁膜14上には、素子分離絶縁膜14の幅と同じか又はそれよりも狭い幅を有するストッパ絶縁膜35が配置される。各MOSFETは、エレベーテッド・ソース/ドレイン構造を有し、ソース/ドレイン領域として機能するエピタキシャル層21,29の表面は、各MOSFETのチャネルよりも高い位置に存在する。選択エピタキシャル成長時、エピタキシャル層21,29は、ストッパ絶縁膜35が壁になって横方向の成長が制限される。
請求項（抜粋）：
半導体基板上に形成される第1及び第2MISFETと、前記第1及び第2MISFETを電気的に分離する素子分離絶縁膜とを備え、前記第1及び第2MISFETは、ソース/ドレイン領域の表面が前記半導体基板の表面に形成されるチャネルよりも高い位置に配置されるエレベーテッド・ソース/ドレイン構造を有し、前記素子分離絶縁膜上には、前記素子分離絶縁膜の幅以下の幅を有するストッパ絶縁膜が配置されていることを特徴とする半導体装置。
IPC (2件)：
H01L 27/08 331 ,  H01L 21/76
FI (2件)：
H01L 27/08 331 A ,  H01L 21/76 L
Fターム (36件)：
5F032AA35 ,  5F032AA44 ,  5F032AA77 ,  5F032AA82 ,  5F032BA01 ,  5F032BA02 ,  5F032CA03 ,  5F032CA11 ,  5F032CA17 ,  5F032DA02 ,  5F032DA16 ,  5F032DA33 ,  5F032DA53 ,  5F048AA01 ,  5F048AA07 ,  5F048AC03 ,  5F048BA01 ,  5F048BA20 ,  5F048BB05 ,  5F048BB08 ,  5F048BB09 ,  5F048BC01 ,  5F048BC05 ,  5F048BC06 ,  5F048BC15 ,  5F048BC16 ,  5F048BD09 ,  5F048BE03 ,  5F048BF03 ,  5F048BF06 ,  5F048BF15 ,  5F048BF16 ,  5F048BG00 ,  5F048BG01 ,  5F048BG13 ,  5F048DA27
引用特許：
審査官引用 (10件)
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