不揮発性半導体メモリの読み出し回路

発明者： , ,
出願人/特許権者：
代理人 (1件)：鈴江武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-373069
公開番号（公開出願番号）：特開2001-184881
出願日： 1999年12月28日
公開日（公表日）： 2001年07月06日
要約：

【要約】【課題】高速かつ低消費電力の読み出し動作を実現する。【解決手段】 INVSRCノード31及びSAREFノード32は、予め充電されている。ビット線BLjの電位がリセットされた後、ビット線BLj(BLSノード34)のプリチャージが行われる。この時、MOSトランジスタMI1,MI2は、オン状態であり、SAノード33も、同時に、プリチャージされる。プリチャージレベルは、インバータINV1の閾値電圧Vsenseよりも低い値に設定される。この後、SAENが“H”になると、センス動作が行われる。“0”読み出しのときは、SAノード33は、Vddに、急速に上昇する。“1”読み出しのときは、SAノード33は、緩やかにVssに近づく。SAノード33の電位変化は、インバータINV1により検知される。

請求項（抜粋）：

少なくとも一つのセンスアンプと、第一の信号を前記少なくとも一つのセンスアンプに供給する読み出し制御信号生成回路とを具備し、前記少なくとも一つのセンスアンプは、ソースが第一の電源ノードに電気的に接続され、ゲートに前記第一の信号が入力される第一のPチャネルMOSトランジスタと、前記第一のPチャネルMOSトランジスタのドレインとメモリセルとの間に接続され、ゲートに第二の信号が入力されるクランプ用の第一のNチャネルMOSトランジスタとから構成される第一の電流経路を有し、前記読み出し制御信号生成回路は、ゲート及びドレインが前記第一のPチャネルMOSトランジスタのゲートに接続され、ソースが前記第一の電源ノードに電気的に接続される第二のPチャネルMOSトランジスタと、前記第二のPチャネルMOSトランジスタのドレインとレファレンスセルとの間に接続され、ゲートに第三の信号が入力される第二のNチャネルMOSトランジスタとから構成される第二の電流経路を有することを特徴とする不揮発性半導体メモリの読み出し回路。

Fターム (5件)：

5B025AA03 , 5B025AD06 , 5B025AD07 , 5B025AE05 , 5B025AE06

引用特許：

審査官引用 (11件)

メモリ駆動装置
公報種別：公開公報出願番号：特願平10-009141 出願人：三菱電機株式会社
メモリコア編成
公報種別：公表公報出願番号：特願平7-522888 出願人：アトメル・コーポレイション
半導体メモリ装置
公報種別：公開公報出願番号：特願平7-230170 出願人：三菱電機株式会社, 三菱電機セミコンダクタソフトウエア株式会社

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