特許
J-GLOBAL ID：200903029470790877

半導体装置およびその製造方法

発明者：
西之原 一美

西之原 一美 について

, 
赤坂 泰志

赤坂 泰志 について

, 
須黒 恭一

須黒 恭一 について


出願人/特許権者：
株式会社東芝

株式会社東芝 について


代理人 (1件)： 三好 秀和 (外7名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-345426
公開番号（公開出願番号）：特開2001-168322
出願日： 1999年12月03日
公開日（公表日）： 2001年06月22日
要約：
【要約】【課題】 短チャネル効果や製造ばらつきに起因するVthのばらつきを抑える半導体装置を提供する。【解決手段】 半導体内部に第1導電型の第1の半導体領域を設け、含有される第1導電型の不純物の濃度が第1の半導体領域の前記第1導電型の不純物濃度の4分の1より小さくなる様に第2導電型の第2の半導体領域を第1の半導体領域と半導体の表面との間に設ける。そして、第2の半導体領域の上方に絶縁膜と導電体を設け、半導体表面を含み第2の半導体領域の側面と接するように第2導電型の第3の半導体領域と第4の半導体領域を設ける。このことにより、正味の不純物濃度のばらつきを低減できる。
請求項（抜粋）：
半導体内部に設けられる第1導電型の第1の半導体領域と、前記第1の半導体領域と前記半導体の表面との間に設けられ、含有される前記第1導電型の不純物の活性濃度が前記第1の半導体領域の前記第1導電型の不純物活性濃度の4分の1より小さい第2導電型の第2の半導体領域と、前記表面の上で、前記第2の半導体領域の上方に設けられる絶縁膜と、前記絶縁膜の上に設けられる導電体と、前記表面を含み第2の半導体領域の側面と接する第2導電型の第3の半導体領域と、前記表面を含み第2の半導体領域の側面と接する第2導電型の第4の半導体領域とを有することを特徴とする半導体装置。
IPC (8件)：
H01L 29/78 ,  H01L 21/265 ,  H01L 21/265 604 ,  H01L 21/8234 ,  H01L 27/088 ,  H01L 21/8238 ,  H01L 27/092 ,  H01L 21/336
FI (6件)：
H01L 21/265 604 Z ,  H01L 29/78 301 H ,  H01L 21/265 F ,  H01L 27/08 102 B ,  H01L 27/08 321 C ,  H01L 29/78 301 L
Fターム (31件)：
5F040DA06 ,  5F040DC01 ,  5F040EC04 ,  5F040EC07 ,  5F040ED03 ,  5F040ED04 ,  5F040EE04 ,  5F040EE05 ,  5F040EF01 ,  5F040EF02 ,  5F040EM01 ,  5F040EM02 ,  5F040FA01 ,  5F040FA03 ,  5F040FA04 ,  5F040FA07 ,  5F040FB02 ,  5F040FB05 ,  5F048AA07 ,  5F048AC03 ,  5F048BA01 ,  5F048BB04 ,  5F048BB05 ,  5F048BB09 ,  5F048BB18 ,  5F048BC06 ,  5F048BD05 ,  5F048BG13 ,  5F048DA23 ,  5F048DA24 ,  5F048DA27
引用特許：
審査官引用 (10件)
全件表示
引用文献：
審査官引用 (1件)

前のページに戻る

TOP

BOTTOM