特許
J-GLOBAL ID：200903029781391097

誘電膜形成方法、及び半導体装置の製造方法

発明者：
中西 成彦

中西 成彦 について


出願人/特許権者：
エルピーダメモリ株式会社

エルピーダメモリ株式会社 について


代理人 (1件)： 工藤 実
公報種別：公開公報
出願番号（国際出願番号）：特願2006-231523
公開番号（公開出願番号）：特開2007-129190
出願日： 2006年08月29日
公開日（公表日）： 2007年05月24日
要約：
【課題】キャパシタにおけるリーク電流を低減することができる半導体装置の製造方法を提供すること。【解決手段】本発明に係る半導体装置の製造方法は、(A)基板10上にキャパシタ60の下部電極20を形成する工程と、(B)上記(A)工程の後、原子層蒸着装置内で、少なくとも下部電極20を含む下地層1に対して熱処理を行う工程と、(C)上記(B)工程に続いて、原子層蒸着装置のチャンバを大気開放することなく、原子層蒸着法によって下地層1上に誘電膜40を形成する工程と、(D)誘電膜40上にキャパシタ60の上部電極50を形成する工程とを有する。【選択図】図2A
請求項（抜粋）：
(A)基板上にキャパシタの下部電極を形成する工程と、 (B)前記(A)工程の後、原子層蒸着装置内で、少なくとも前記下部電極を含む下地層に対して熱処理を行う工程と、 (C)前記(B)工程に続いて、前記原子層蒸着装置のチャンバを大気開放することなく、原子層蒸着法によって前記下地層上に誘電膜を形成する工程と、 (D)前記誘電膜上に前記キャパシタの上部電極を形成する工程と を有する 半導体装置の製造方法。
IPC (5件)：
H01L 21/316 ,  H01L 21/824 ,  H01L 27/108 ,  H01L 21/318 ,  C23C 16/40
FI (5件)：
H01L21/316 X ,  H01L27/10 621C ,  H01L21/316 M ,  H01L21/318 M ,  C23C16/40
Fターム (45件)：
4K030AA11 ,  4K030AA14 ,  4K030BA02 ,  4K030BA10 ,  4K030BA13 ,  4K030BA17 ,  4K030BA19 ,  4K030BA22 ,  4K030BA29 ,  4K030BA35 ,  4K030BA40 ,  4K030BA42 ,  4K030BA43 ,  4K030BA44 ,  4K030BA46 ,  4K030BB12 ,  4K030CA04 ,  4K030DA06 ,  4K030EA03 ,  4K030FA10 ,  4K030JA10 ,  4K030LA02 ,  4K030LA15 ,  5F058BA11 ,  5F058BC03 ,  5F058BC08 ,  5F058BD01 ,  5F058BD05 ,  5F058BD10 ,  5F058BE01 ,  5F058BF02 ,  5F058BF27 ,  5F058BF29 ,  5F058BF37 ,  5F058BJ04 ,  5F083AD24 ,  5F083GA06 ,  5F083JA02 ,  5F083JA06 ,  5F083JA12 ,  5F083JA39 ,  5F083JA40 ,  5F083PR21 ,  5F083PR33 ,  5F083PR34
引用特許：
出願人引用 (3件) 審査官引用 (6件)
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