特許
J-GLOBAL ID：200903034891498460
フラッシュメモリ制御装置
発明者：
,
,
,
出願人/特許権者：
,
代理人 (1件)：
野河 信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願平6-271463
公開番号（公開出願番号）：特開平8-137763
出願日： 1994年11月04日
公開日（公表日）： 1996年05月31日
要約：
【要約】【目的】この発明は、フラッシュメモリ制御装置に関し、フラッシュメモリに記憶されるデータにエラーチェック用データを付加することによってフラッシュメモリを用いたシステムの信頼性を向上させることを目的とする。【構成】 データを記憶する第1のフラッシュメモリと、データのエラーチェック用コードを生成する検査コード生成手段と、検査コード生成手段によって生成されるエラーチェック用コードを記憶する記憶手段と、前記第1のフラッシュメモリに対してデータの読出し又は書込みのための一連の処理を実行すると共に、その一連の処理の実行中に前記第1のフラッシュメモリに記憶されるデータに対応して前記検査コード生成手段によって生成されるエラーチェック用コードを前記記憶手段に記憶する制御手段とを備えることを特徴とする。
請求項（抜粋）：
データを記憶する第1のフラッシュメモリと、データのエラーチェック用コードを生成する検査コード生成手段と、検査コード生成手段によって生成されるエラーチェック用コードを記憶する記憶手段と、前記第1のフラッシュメモリに対してデータの読出し又は書込みのための一連の処理を実行すると共に、その一連の処理の実行中に、前記第1のフラッシュメモリに記憶されるデータに対応して前記検査コード生成手段によって生成されるエラーチェック用コードを前記記憶手段に記憶する制御手段とを備えることを特徴とするフラッシュメモリ制御装置。
IPC (3件)：
G06F 12/16 320
, G11C 16/06
, G11C 29/00 302
