容量素子、半導体記憶装置及びその製造方法

発明者： ,
出願人/特許権者：
代理人 (6件)：前田弘 , 小山廣毅 , 竹内宏 , 竹内祐二 , 今江克実 , 原田智雄
公報種別：公開公報
出願番号（国際出願番号）：特願2003-416365
公開番号（公開出願番号）：特開2004-153293
出願日： 2003年12月15日
公開日（公表日）： 2004年05月27日
要約：

【課題】容量素子における下部電極の酸素バリア性を維持できるようにし、また、容量素子の金属酸化物からなる容量絶縁膜が還元されることを防止できるようにする。【解決手段】下部電極31の側面は、膜厚が5nm〜100nm程度の酸化アルミニウムからなり、酸素及び水素の拡散を防ぐ第1の絶縁性バリア層15により覆われている。また、上部電極33の上面並びに該上部電極33、容量絶縁膜32及び埋込み絶縁膜16の各側面は、膜厚が5nm〜100nm程度の酸化アルミニウムからなり、水素の拡散を防ぐ第2の絶縁性バリア層17により覆われている。第2の絶縁性バリア層17は、第1の絶縁性バリア層15と下部電極31の側方の領域で接している。【選択図】図1

請求項（抜粋）：

下部電極と、前記下部電極上に形成された金属酸化物からなる容量絶縁膜と、前記容量絶縁膜上に形成された上部電極と、前記下部電極の周囲を埋める埋込み絶縁膜とを備え、前記下部電極は、酸素の拡散を防ぐ導電性バリア層を含み、前記下部電極の側面のうち少なくとも前記導電性バリア層の側面と接するように、水素の拡散を防ぐ絶縁性バリア層が形成されていることを特徴とする容量素子。

IPC (4件)：

H01L27/105 , H01L21/768 , H01L21/822 , H01L27/04

FI (4件)：

H01L27/10 444B , H01L27/04 C , H01L21/90 C , H01L27/10 444C

Fターム (41件)：

5F033HH07 , 5F033HH32 , 5F033HH35 , 5F033JJ04 , 5F033JJ19 , 5F033KK01 , 5F033MM08 , 5F033MM13 , 5F033PP06 , 5F033PP15 , 5F033QQ08 , 5F033QQ09 , 5F033QQ10 , 5F033QQ11 , 5F033QQ31 , 5F033QQ37 , 5F033QQ48 , 5F033RR04 , 5F033RR15 , 5F033VV10 , 5F038AC05 , 5F038EZ20 , 5F083AD21 , 5F083FR02 , 5F083GA25 , 5F083JA06 , 5F083JA14 , 5F083JA15 , 5F083JA17 , 5F083JA36 , 5F083JA38 , 5F083JA39 , 5F083JA40 , 5F083JA43 , 5F083JA56 , 5F083MA05 , 5F083MA06 , 5F083MA17 , 5F083NA01 , 5F083PR21 , 5F083PR40

引用特許：

審査官引用 (9件)

半導体メモリ装置及びその製造方法
公報種別：公開公報出願番号：特願平11-211740 出願人：シャープ株式会社
半導体メモリ素子の製造方法
公報種別：公開公報出願番号：特願平10-111218 出願人：シャープ株式会社
薄膜形成方法、半導体装置及びその製造方法
公報種別：公開公報出願番号：特願平8-059497 出願人：富士通株式会社

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