特許
J-GLOBAL ID：200903038926593300
半導体装置およびその製造方法
発明者：
,
,
,
,
出願人/特許権者：
代理人 (6件)：
深見 久郎
, 森田 俊雄
, 仲村 義平
, 堀井 豊
, 野田 久登
, 酒井 將行
公報種別：公開公報
出願番号（国際出願番号）：特願2004-048359
公開番号（公開出願番号）：特開2005-243727
出願日： 2004年02月24日
公開日（公表日）： 2005年09月08日
要約：
【課題】 しきい値電圧が正となるとともに、所望の特性を備える半導体装置およびその製造方法を提供する。【解決手段】 ヘテロ接合型FETは、SiC基板1と、SiC基板1上に形成されたチャネル層3と、頂面8aを有し、チャネル層3との間にヘテロ接合を形成し、窒化物半導体からなるバリア層8と、頂面8a上に形成されたゲート電極5と、頂面8a上に形成されたソース電極およびドレイン電極6とを備える。バリア層8は、ゲート電極5が形成された頂面8a上の領域22とチャネル層3との間に位置するp型半導体層7と、ゲート電極5から露出する頂面8a上の領域21とチャネル層3との間に位置する半導体層10とを有する。p型半導体層7は、第1の濃度を有するp型半導体に形成されている。半導体層10は、真性半導体、n型半導体および第1の濃度よりも低い第2の濃度を有するp型半導体のいずれかに形成されている。【選択図】 図1
請求項（抜粋）：
主表面を有する基板と、
前記主表面上に形成されたチャネル層と、
頂面を有し、前記チャネル層上に位置して前記チャネル層との間にヘテロ接合を形成し、窒化物半導体からなるバリア層と、
前記頂面上に形成されたゲート電極と、
前記頂面上に形成され、前記ゲート電極の両側に位置するソース電極およびドレイン電極とを備え、
前記バリア層は、前記ゲート電極が形成された前記頂面上の第1領域と前記チャネル層との間に位置する第1の半導体層と、前記ゲート電極から露出する前記頂面上の第2領域と前記チャネル層との間に位置する第2の半導体層とを有し、
前記第1の半導体層は、第1の濃度を有するp型半導体に形成されており、
前記第2の半導体層は、真性半導体、n型半導体および前記第1の濃度よりも低い第2の濃度を有するp型半導体のいずれかに形成されている、半導体装置。
IPC (3件)：
H01L21/338
, H01L29/778
, H01L29/812
H01L29/80 Q
, H01L29/80 H
5F102GA02
, 5F102GB01
, 5F102GC01
, 5F102GD01
, 5F102GJ02
, 5F102GJ03
, 5F102GJ10
, 5F102GK04
, 5F102GL04
, 5F102GM04
, 5F102GM07
, 5F102GM08
, 5F102GM09
, 5F102GQ01
, 5F102GR07
, 5F102GT05
, 5F102HC02
, 5F102HC07
