特許
J-GLOBAL ID：200903039672700964
半導体装置およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
酒井 昭徳
公報種別：公開公報
出願番号（国際出願番号）：特願2008-041319
公開番号（公開出願番号）：特開2009-200300
出願日： 2008年02月22日
公開日（公表日）： 2009年09月03日
要約：
【課題】並列pn構造の半導体基板を有する半導体装置において、微細化をしても、オン抵抗を低く、かつ耐圧を高くすること。【解決手段】n型ドリフト領域2とp型仕切領域3とを交互に配置した並列pn層を有する半導体装置において、n型ドリフト領域2またはp型仕切領域3の上部に、ゲート電極7を埋め込むための第2トレンチ4が設けられている。この第2トレンチ4の底面には、角のない形状のn型表面バッファ領域5が設けられている。また、並列pn層を形成するための第1トレンチと、ゲート電極7を埋め込むための第2トレンチ4と、を同一の酸化マスクを用いて形成する。【選択図】図12
請求項（抜粋）：
高不純物濃度の第1導電型の半導体基板と、前記半導体基板の表面に設けられた、第1導電型半導体領域と第2導電型半導体領域とを交互に配置した並列pn層と、前記並列pn層の前記第2導電型半導体領域または前記第1導電型半導体領域のどちらかに設けられたトレンチと、前記トレンチの内面に設けられた絶縁膜と、前記絶縁膜を介して設けられたゲート電極と、を備える半導体装置において、
前記トレンチの少なくとも底面の角部を覆うように、角のない形状の第1導電型の表面バッファ領域が設けられていることを特徴とする半導体装置。
IPC (2件)：
FI (4件)：
H01L29/78 652J
, H01L29/78 652H
, H01L29/78 653A
, H01L29/78 658A
出願人引用 (6件)
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半導体装置及びその製造方法
公報種別：公開公報
出願番号：特願平9-004918
出願人：富士電機株式会社
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米国特許第5216275号明細書
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電力用半導体素子
公報種別：公開公報
出願番号：特願2002-279463
出願人：株式会社東芝
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審査官引用 (7件)
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