特許
J-GLOBAL ID：200903042249351555

半導体装置とその製造方法

発明者：
大田 裕之

大田 裕之 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (2件)： 高橋 敬四郎 ,  来山 幹雄
公報種別：公開公報
出願番号（国際出願番号）：特願2006-290773
公開番号（公開出願番号）：特開2008-108929
出願日： 2006年10月26日
公開日（公表日）： 2008年05月08日
要約：
【課題】 CMOS装置において、応力利用により性能を向上すると共に、工程を簡略化する。【解決手段】 半導体装置は、第1導電型の活性領域上に形成されたゲート電極構造と、ゲート電極構造両側の活性領域に形成された第2導電型のソース/ドレイン領域と、ソース/ドレイン領域の表面から掘り下げられた凹部と、凹部に埋め込んで成長され、ゲート電極下方のチャネルに応力を印加する第2導電型の半導体埋め込み領域とを有する第1のMOSトランジスタと、第2導電型の活性領域上に形成されたゲート電極構造と、ゲート電極構造両側の活性領域に形成された第1導電型のソース/ドレイン領域と、ソース/ドレイン領域上に、凹部を介することなく形成され、好ましくはチャネルに応力を印加できる、第1導電型の半導体エピタキシャル層とを有する第2のMOSトランジスタと、を有する。【選択図】 図1
請求項（抜粋）：
第1導電型の第1の活性領域、第2導電型の第2の活性領域を含む半導体基板と、 前記第1の活性領域上に形成された第1のゲート電極構造と、前記第1のゲート電極構造両側の前記第1の活性領域に形成された第2導電型の第1のソース/ドレイン領域と、前記第1のソース/ドレイン領域の表面から掘り下げられた凹部と、前記凹部に埋め込んで成長され、ゲート電極下方のチャネルに応力を印加する第2導電型の半導体埋め込み領域とを有する第1のMOSトランジスタと、 前記第2の活性領域上に形成された第2のゲート電極構造と、前記第2のゲート電極構造両側の前記第2の活性領域に形成された第1導電型の第2のソース/ドレイン領域と、前記第2のソース/ドレイン領域上に、凹部を介することなく形成された、第1導電型の半導体エピタキシャル層とを有する第2のMOSトランジスタと、 を有する半導体装置。
IPC (2件)：
H01L 21/823 ,  H01L 27/092
FI (2件)：
H01L27/08 321C ,  H01L27/08 321E
Fターム (22件)：
5F048AA08 ,  5F048AA09 ,  5F048AC03 ,  5F048BA14 ,  5F048BB06 ,  5F048BB07 ,  5F048BB08 ,  5F048BB11 ,  5F048BB12 ,  5F048BC01 ,  5F048BC06 ,  5F048BC15 ,  5F048BC18 ,  5F048BC19 ,  5F048BD00 ,  5F048BD04 ,  5F048BE03 ,  5F048BF06 ,  5F048BG14 ,  5F048DA25 ,  5F048DA27 ,  5F048DA30
引用特許：
出願人引用 (7件)
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審査官引用 (8件)
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