特許
J-GLOBAL ID：200903042425171470

はんだ接続部構造、BGA型半導体パッケージの実装構造、はんだペースト、BGA型半導体パッケージの電極形成プロセスおよびBGA型半導体パッケージの実装プロセス

発明者：
安田 昌生

安田 昌生 について

, 
佐藤 知稔

佐藤 知稔 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (1件)： 深見 久郎
公報種別：公開公報
出願番号（国際出願番号）：特願平11-322737
公開番号（公開出願番号）：特開2001-144127
出願日： 1999年11月12日
公開日（公表日）： 2001年05月25日
要約：
【要約】【課題】 BGA型半導体パッケージの実装構造におけるはんだ接続部の分離現象を回避することを主要な目的とする。【解決手段】 一方の基板15に、はんだ6と、該はんだより融点が高い組成からなる異種材料1を含む第1はんだが設けられている。他方の基板13に、はんだ7からなる第2はんだが設けられている。第1はんだと第2はんだとを接触させて、これらを溶融してなる。
請求項（抜粋）：
一方の基板に設けられ、はんだと、該はんだより融点が高い組成からなる異種材料とを含む第1はんだと、他方の基板に設けられ、はんだからなる第2はんだと、を備え、前記第1はんだと前記第2はんだとを接触させて、これらを溶融してなる、はんだ接続部構造。
IPC (4件)：
H01L 21/60 ,  H01L 21/60 311 ,  H01L 23/12 ,  H05K 3/34 505
FI (7件)：
H01L 21/60 311 S ,  H05K 3/34 505 B ,  H01L 21/92 602 C ,  H01L 21/92 602 E ,  H01L 21/92 603 A ,  H01L 21/92 604 E ,  H01L 23/12 L
Fターム (14件)：
5E319AA03 ,  5E319AB05 ,  5E319BB01 ,  5E319BB04 ,  5E319BB05 ,  5E319CC33 ,  5E319CD29 ,  5E319GG03 ,  5E319GG11 ,  5F044KK14 ,  5F044LL01 ,  5F044NN04 ,  5F044QQ03 ,  5F044QQ04
引用特許：
審査官引用 (11件)
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