特許
J-GLOBAL ID：200903042777959212

薄膜トランジスタ・アレイ基板及びその製造方法

発明者：
全 宰 弘

全 宰 弘 について

, 
李 潤 復

李 潤 復 について


出願人/特許権者：
エルジー.フィリップス エルシーデー カンパニー,リミテッド

エルジー.フィリップス エルシーデー カンパニー,リミテッド について


代理人 (8件)： 岡部 正夫 ,  加藤 伸晃 ,  産形 和央 ,  臼井 伸一 ,  越智 隆夫 ,  本宮 照久 ,  朝日 伸光 ,  三山 勝巳
公報種別：公開公報
出願番号（国際出願番号）：特願2004-179811
公開番号（公開出願番号）：特開2005-010784
出願日： 2004年06月17日
公開日（公表日）： 2005年01月13日
要約：
【課題】本発明は開口率を減少させずにスペーサを形成することができる薄膜トランジスタ・アレイ基板及びその製造方法に関するものである。【解決手段】本発明に係る薄膜トランジスタ・アレイ基板は、基板上に形成されるゲートラインと、前記ゲートラインにゲート絶縁膜を介して交差して画素領域を決めるデータラインと、前記ゲートラインとデータラインの交差部に形成される薄膜トランジスタと、前記薄膜トランジスタと接続されるように前記画素領域に形成される画素電極と、前記基板上にインクジェット噴射方式に形成されるスペーサとを具備していて、前記データライン及びゲートラインの中の少なくとも一つは前記スペーサと重畳される領域の幅が相対的に広く形成されることを特徴とする。【選択図】図5
請求項（抜粋）：
基板上に形成されるゲートラインと、前記ゲートラインにゲート絶縁膜を介して交差して画素領域を決めるデータラインと、前記ゲートラインと前記データラインの交差部に形成される薄膜トランジスタと、前記薄膜トランジスタと接続されるように前記画素領域に形成される画素電極と、前記基板上にインクジェット噴射方式で形成されるスペーサとを具備していて、前記データライン及び前記ゲートラインの中の少なくともいずれかは前記スペーサーと重畳される領域の幅が相対的に広く形成されることを特徴とする薄膜トランジスタ・アレイ基板。
IPC (4件)：
G02F1/1339 ,  G02F1/1343 ,  G02F1/1368 ,  H01L29/786
FI (4件)：
G02F1/1339 500 ,  G02F1/1343 ,  G02F1/1368 ,  H01L29/78 612C
Fターム (50件)：
2H089LA10 ,  2H089LA16 ,  2H089MA03X ,  2H089NA05 ,  2H089NA17 ,  2H089PA01 ,  2H089QA14 ,  2H089QA16 ,  2H089TA02 ,  2H089TA09 ,  2H092GA26 ,  2H092HA06 ,  2H092JA24 ,  2H092JB56 ,  2H092NA07 ,  2H092NA25 ,  2H092PA03 ,  2H092PA06 ,  5F110AA30 ,  5F110CC07 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE37 ,  5F110EE44 ,  5F110FF02 ,  5F110FF03 ,  5F110FF28 ,  5F110FF30 ,  5F110GG02 ,  5F110GG15 ,  5F110GG45 ,  5F110HK02 ,  5F110HK04 ,  5F110HK09 ,  5F110HK16 ,  5F110HK21 ,  5F110HK33 ,  5F110HK35 ,  5F110HL07 ,  5F110HL23 ,  5F110HM19 ,  5F110NN02 ,  5F110NN23 ,  5F110NN24 ,  5F110NN27 ,  5F110NN71 ,  5F110NN72 ,  5F110NN73 ,  5F110QQ01
引用特許：
出願人引用 (11件)
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審査官引用 (8件)
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