特許
J-GLOBAL ID：200903050000021884

半導体装置の製造方法

発明者：
白竹 茂

白竹 茂 について


出願人/特許権者：
エルピーダメモリ株式会社

エルピーダメモリ株式会社 について


代理人 (2件)： 鷲頭 光宏 ,  緒方 和文
公報種別：公開公報
出願番号（国際出願番号）：特願2005-313661
公開番号（公開出願番号）：特開2007-123551
出願日： 2005年10月28日
公開日（公表日）： 2007年05月17日
要約：
【課題】同一半導体基板上に厚いゲート絶縁膜を有するトレンチゲート型トランジスタと薄いゲート絶縁膜を有するプレーナ型トランジスタとを併存させる場合に、工程を簡素化し、且ついずれのトランジスタも高性能とすることが可能な半導体装置の製造方法を提供する。【解決手段】周辺回路領域PE上のゲート絶縁膜11sを保護膜12で覆った状態で、メモリセル領域Mにゲートトレンチ18を形成した後、そのまま周辺回路領域PEのゲート絶縁膜11sを保護膜12で覆った状態で、ゲートトレンチ18の内壁にゲート絶縁膜11sよりも厚いゲート絶縁膜19を形成する【選択図】図10
請求項（抜粋）：
メモリセル領域及び周辺回路領域を有する半導体装置の製造方法であって、 少なくとも前記周辺回路領域の半導体基板上に第1ゲート絶縁膜を形成する第1の工程と、 前記第1ゲート絶縁膜を保護膜で覆う第2の工程と、 前記周辺回路領域上の前記第1ゲート絶縁膜を前記保護膜で覆った状態で、前記メモリセル領域にゲートトレンチを形成する第3の工程と、 前記周辺回路領域上の前記第1ゲート絶縁膜を前記保護膜で覆った状態で、少なくとも前記ゲートトレンチの内壁に前記第1ゲート絶縁膜よりも厚い第2ゲート絶縁膜を形成する第4の工程とを備えることを特徴とする半導体装置の製造方法。
IPC (8件)：
H01L 21/824 ,  H01L 27/108 ,  H01L 21/823 ,  H01L 27/088 ,  H01L 21/76 ,  H01L 21/28 ,  H01L 29/423 ,  H01L 29/49
FI (7件)：
H01L27/10 671B ,  H01L27/10 621C ,  H01L27/10 681F ,  H01L27/08 102C ,  H01L21/76 L ,  H01L21/28 301A ,  H01L29/58 G
Fターム (62件)：
4M104AA01 ,  4M104BB01 ,  4M104BB40 ,  4M104CC05 ,  4M104DD43 ,  4M104DD63 ,  4M104DD75 ,  4M104DD83 ,  4M104FF13 ,  4M104FF14 ,  4M104GG16 ,  5F032AA35 ,  5F032AA44 ,  5F032AA77 ,  5F032AA84 ,  5F032BB06 ,  5F032CA17 ,  5F032CA24 ,  5F032DA04 ,  5F032DA23 ,  5F032DA33 ,  5F032DA78 ,  5F048AA04 ,  5F048AA05 ,  5F048AA09 ,  5F048AB01 ,  5F048AB03 ,  5F048AC01 ,  5F048AC03 ,  5F048BA01 ,  5F048BB04 ,  5F048BB06 ,  5F048BB07 ,  5F048BB16 ,  5F048BB20 ,  5F048BC18 ,  5F048BD01 ,  5F048BD10 ,  5F048BF11 ,  5F048BF16 ,  5F048BG13 ,  5F083AD04 ,  5F083AD24 ,  5F083AD31 ,  5F083AD48 ,  5F083GA28 ,  5F083JA22 ,  5F083JA35 ,  5F083JA36 ,  5F083JA53 ,  5F083MA06 ,  5F083MA17 ,  5F083MA18 ,  5F083MA20 ,  5F083NA01 ,  5F083PR06 ,  5F083PR07 ,  5F083PR40 ,  5F083PR45 ,  5F083PR55 ,  5F083ZA05 ,  5F083ZA07
引用特許：
出願人引用 (5件)
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審査官引用 (6件)
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