特許
J-GLOBAL ID：200903051531741721

半導体装置

発明者：
赤木 望

赤木 望 について

, 
藤井 哲夫

藤井 哲夫 について


出願人/特許権者：
株式会社デンソー

株式会社デンソー について


代理人 (2件)： 矢作 和行 ,  野々部 泰平
公報種別：公開公報
出願番号（国際出願番号）：特願2006-339219
公開番号（公開出願番号）：特開2008-153403
出願日： 2006年12月15日
公開日（公表日）： 2008年07月03日
要約：
【課題】電源ラインの揺らぎやノイズによる誤動作が発生し難く、低コストで製造することのできる小型の半導体装置を提供する。【解決手段】埋め込み酸化膜12を有するSOI基板20において、埋め込み酸化膜12上のSOI層21が、埋め込み酸化膜12に達する絶縁分離トレンチにより取り囲まれた複数の領域E1,E2,Dに分割され、複数の領域E1,E2,Dが、能動素子または受動素子が配置される素子領域E1,E2と、基板面内において素子領域E1,E2を取り囲み、接地(GND)電位に固定される分離領域Dとに分類され、分離領域Dに、当該分離領域DのSOI層21を一方の電極とする容量素子C1が配置されてなる半導体装置101とする。【選択図】図2
請求項（抜粋）：
埋め込み酸化膜を有するSOI基板において、 前記埋め込み酸化膜上のSOI層が、埋め込み酸化膜に達する絶縁分離トレンチにより取り囲まれた複数の領域に分割され、 前記複数の領域が、 能動素子または受動素子が配置される素子領域と、 基板面内において前記素子領域を取り囲み、接地(GND)電位に固定される分離領域とに分類され、 前記分離領域に、当該分離領域のSOI層を一方の電極とする容量素子が配置されてなることを特徴とする半導体装置。
IPC (5件)：
H01L 21/76 ,  H01L 21/822 ,  H01L 27/04 ,  H01L 21/762 ,  H01L 27/12
FI (6件)：
H01L21/76 L ,  H01L27/04 H ,  H01L21/76 D ,  H01L27/12 F ,  H01L27/12 L ,  H01L27/04 C
Fターム (23件)：
5F032AA01 ,  5F032AA13 ,  5F032AA34 ,  5F032AA44 ,  5F032AA47 ,  5F032CA14 ,  5F032CA15 ,  5F032CA18 ,  5F032CA24 ,  5F038AC03 ,  5F038AC05 ,  5F038AC10 ,  5F038AC12 ,  5F038AC14 ,  5F038BH03 ,  5F038BH09 ,  5F038BH19 ,  5F038CA02 ,  5F038CD02 ,  5F038CD14 ,  5F038EZ06 ,  5F038EZ15 ,  5F038EZ20
引用特許：
出願人引用 (1件)
  • 半導体集積回路装置
    公報種別：公開公報   出願番号：特願平9-077419   出願人：日本電気株式会社
審査官引用 (9件)
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