特許
J-GLOBAL ID：200903059480606710

半導体装置及びその作製方法

発明者：
宮入 秀和

宮入 秀和 について


出願人/特許権者：
株式会社半導体エネルギー研究所

株式会社半導体エネルギー研究所 について


公報種別：公開公報
出願番号（国際出願番号）：特願2008-073142
公開番号（公開出願番号）：特開2008-294408
出願日： 2008年03月21日
公開日（公表日）： 2008年12月04日
要約：
【課題】より単純なプロセスで、従来よりも接合容量を低減し、低消費電力化を実現することが出来る半導体装置及びその作製方法を提供する。【解決手段】ベース基板に開口部を有する絶縁膜を形成し、該絶縁膜を間に挟んでボンド基板の一部をベース基板に転置することで、ベース基板との間において空洞を有する半導体膜をベース基板上に形成する。そして該半導体膜を用い、トランジスタなどの半導体素子を有する半導体装置を形成する。該トランジスタは、活性層として用いる半導体膜とベース基板との間に空洞を有する。上記空洞は単数であっても良いし、複数であっても良い。【選択図】図1
請求項（抜粋）：
ベース基板と、前記ベース基板上の開口部が形成された絶縁膜と、前記開口部以外の領域において前記絶縁膜に接する半導体膜と、を有することを特徴とする半導体装置。
IPC (4件)：
H01L 29/786 ,  H01L 21/336 ,  H01L 21/02 ,  H01L 27/12
FI (4件)：
H01L29/78 626C ,  H01L29/78 627D ,  H01L29/78 613A ,  H01L27/12 B
Fターム (62件)：
5F110AA02 ,  5F110AA09 ,  5F110BB01 ,  5F110BB04 ,  5F110CC02 ,  5F110DD01 ,  5F110DD05 ,  5F110DD13 ,  5F110DD14 ,  5F110DD15 ,  5F110DD17 ,  5F110DD21 ,  5F110EE01 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE05 ,  5F110EE09 ,  5F110EE14 ,  5F110EE15 ,  5F110EE23 ,  5F110EE32 ,  5F110EE42 ,  5F110EE44 ,  5F110EE45 ,  5F110FF01 ,  5F110FF02 ,  5F110FF03 ,  5F110FF25 ,  5F110FF26 ,  5F110FF28 ,  5F110FF30 ,  5F110GG02 ,  5F110GG12 ,  5F110GG32 ,  5F110GG34 ,  5F110HJ01 ,  5F110HJ12 ,  5F110HK05 ,  5F110HK40 ,  5F110HL02 ,  5F110HL03 ,  5F110HL04 ,  5F110HL06 ,  5F110HL11 ,  5F110HL12 ,  5F110HL23 ,  5F110HL24 ,  5F110HM15 ,  5F110NN03 ,  5F110NN22 ,  5F110NN23 ,  5F110NN24 ,  5F110NN27 ,  5F110NN33 ,  5F110NN34 ,  5F110NN35 ,  5F110NN36 ,  5F110QQ11 ,  5F110QQ17 ,  5F110QQ19 ,  5F110QQ24
引用特許：
出願人引用 (2件) 審査官引用 (6件)
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