特許
J-GLOBAL ID：200903070842575420

半導体装置

発明者：
高橋 徹雄

高橋 徹雄 について

, 
友松 佳史

友松 佳史 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (7件)： 深見 久郎 ,  森田 俊雄 ,  仲村 義平 ,  堀井 豊 ,  野田 久登 ,  酒井 將行 ,  荒川 伸夫
公報種別：公開公報
出願番号（国際出願番号）：特願2008-126170
公開番号（公開出願番号）：特開2009-277792
出願日： 2008年05月13日
公開日（公表日）： 2009年11月26日
要約：
【課題】出力容量や帰還容量の変動量の低減が図られた半導体装置を提供する。【解決手段】トレンチ型絶縁ゲート半導体装置100は、ゲート電極120およびダミーゲート121(ゲート電極120)の配列方向における電荷蓄積層113の幅が、1.4μm以下とされる。【選択図】図1
請求項（抜粋）：
第1および第2主表面を有する半導体基板と、 前記第1主表面と前記第2主表面との間に形成された第1導電型の第1不純物領域と、 前記第2主表面に形成された第2導電型の第2不純物領域と、 前記第1主表面に形成され、前記第1不純物領域に達する第1溝部と、 前記第1溝部内に第1絶縁膜を介して形成された第1電極と、 前記第1溝部に対して間隔を隔てて形成され、前記第1主表面から前記第1不純物領域に達する第2溝部と、 前記第2溝部内に第2絶縁膜を介して形成された第2電極と、 前記第1電極に接続され、該第1電極にゲート電圧を印加可能なゲート配線と、 前記第1主表面のうち、前記第1電極に対して前記第2電極側に隣り合う位置に形成された前記第1導電型の第3不純物領域と、 前記第1電極および前記第2電極の間に位置する前記第1主表面に形成される共に、前記第3不純物領域を取り囲むように形成された第2導電型の第4不純物領域と、 前記第1主表面上に形成され、前記第3不純物領域および前記第4不純物領域に接続された主電極と、 前記第1電極上に形成され、前記主電極と前記第1電極とを絶縁可能な層間絶縁膜と、 前記第1および第2電極の間であって、前記第4不純物領域および前記第1不純物領域の間に形成され、前記第1不純物領域よりも不純物濃度が高い第1導電型の第5不純物領域と、 を備え、 前記第1電極および前記第2電極の配列方向における前記第5不純物領域の幅が、1.4μm以下とされた、半導体装置。
IPC (2件)：
H01L 29/78 ,  H01L 29/739
FI (4件)：
H01L29/78 652J ,  H01L29/78 653A ,  H01L29/78 652F ,  H01L29/78 655A
引用特許：
出願人引用 (11件)
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審査官引用 (5件)
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