特許
J-GLOBAL ID：200903072636344377

半導体装置

発明者：
田中 毅

田中 毅 について

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村田 智洋

村田 智洋 について

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上田 大助

上田 大助 について

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井上 薫

井上 薫 について

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廣瀬 裕

廣瀬 裕 について

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池田 義人

池田 義人 について

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上本 康裕

上本 康裕 について


出願人/特許権者：
パナソニック株式会社

パナソニック株式会社 について


代理人 (11件)： 前田 弘 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  藤田 篤史 ,  二宮 克也 ,  原田 智雄 ,  井関 勝守 ,  関 啓 ,  杉浦 靖也
公報種別：公開公報
出願番号（国際出願番号）：特願2008-259638
公開番号（公開出願番号）：特開2009-038392
出願日： 2008年10月06日
公開日（公表日）： 2009年02月19日
要約：
【課題】 III-V族窒化物半導体からなりバイアホール構造を有する半導体装置において、基板と半導体層との間に生じる漏れ電流を防止すると共にバイアホールの形成を容易にして高周波特性、高出力特性及び大電力特性を得られるようにする。 【解決手段】 半導体装置は、導電性基板11の上に形成された高抵抗のAlxGa1-xNからなるバッファ層12と、該バッファ層12の上に形成され、チャネル層を有するアンドープのGaN及びN型のAlyGa1-yNからなる素子形成層14と、素子形成層14の上に選択的に形成されたソース電極16、ドレイン電極17及びゲート電極15とを備えている。ソース電極16は、バッファ層12及び素子形成層14に設けられた貫通孔12aに充填されることにより導電性基板11と電気的に接続されている。【選択図】 図1
請求項（抜粋）：
導電性基板と、 前記導電性基板の上に形成され、高抵抗の第1のIII-V族窒化物半導体からなる第1の半導体層と、 前記第1の半導体層の上に形成され、チャネル層を有する第2のIII-V族窒化物半導体からなる第2の半導体層と、 前記第2の半導体層の上に選択的に形成されたソース電極、ドレイン電極及びゲート電極とを備え、 前記ソース電極は、前記第1の半導体層及び第2の半導体層に設けられた貫通孔に充填されることにより、前記導電性基板と電気的に接続されていることを特徴とする半導体装置。
IPC (5件)：
H01L 21/338 ,  H01L 29/812 ,  H01L 21/28 ,  H01L 29/417 ,  H01L 29/778
FI (6件)：
H01L29/80 F ,  H01L29/80 Q ,  H01L21/28 301B ,  H01L29/50 M ,  H01L21/28 301S ,  H01L29/80 H
Fターム (53件)：
4M104AA01 ,  4M104AA03 ,  4M104AA04 ,  4M104AA07 ,  4M104AA09 ,  4M104BB01 ,  4M104BB04 ,  4M104BB05 ,  4M104BB06 ,  4M104BB07 ,  4M104BB08 ,  4M104BB09 ,  4M104BB13 ,  4M104BB14 ,  4M104BB16 ,  4M104BB18 ,  4M104BB25 ,  4M104BB36 ,  4M104CC01 ,  4M104CC03 ,  4M104DD16 ,  4M104DD17 ,  4M104DD20 ,  4M104EE05 ,  4M104EE09 ,  4M104EE12 ,  4M104EE16 ,  4M104EE17 ,  4M104EE18 ,  4M104FF02 ,  4M104FF13 ,  4M104FF21 ,  4M104FF27 ,  4M104GG12 ,  4M104HH16 ,  4M104HH20 ,  5F102FA00 ,  5F102GB02 ,  5F102GC01 ,  5F102GD01 ,  5F102GJ02 ,  5F102GJ03 ,  5F102GJ05 ,  5F102GK04 ,  5F102GL04 ,  5F102GL05 ,  5F102GM04 ,  5F102GQ01 ,  5F102GS01 ,  5F102GT01 ,  5F102GV01 ,  5F102GV05 ,  5F102GV06
引用特許：
出願人引用 (3件) 審査官引用 (14件)
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