特許
J-GLOBAL ID:200903083890065366
半導体装置の製造方法および半導体装置
発明者:
,
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出願人/特許権者:
代理人 (2件):
吉竹 英俊
, 有田 貴弘
公報種別:公開公報
出願番号(国際出願番号):特願2008-273763
公開番号(公開出願番号):特開2009-267342
出願日: 2008年10月24日
公開日(公表日): 2009年11月12日
要約:
【課題】複数の半導体素子がそれぞれ所望の特性を有し、かつ信頼性の高い半導体装置およびその半導体装置を容易に製造することのできる半導体装置の製造方法を提供する。【解決手段】ゲート絶縁膜6の上面上に、全面的に、3〜30nmの厚みのゲート電極用金属膜Mを形成する。次に、ゲート電極用金属膜Mの上面のうちでnFET領域Rn内に属する部分にのみ、全面的に、ゲート電極用金属膜Mとは異種材料の、10nm以下の厚みのn側キャップ層8Aを形成する。その上で、熱処理を行って、n側キャップ層8Aを、その直下のゲート電極用金属膜M内に拡散・反応させて、nFET領域Rn内にn側ゲート電極用金属膜MAを形成する。それ以降は、ポリSi層を堆積した上で、ゲート電極加工を施す。【選択図】図4
請求項(抜粋):
導電型が互いに異なる第1導電型半導体素子と第2導電型半導体素子とが並設される半導体装置の製造方法であって、
前記第1導電型半導体素子が形成される第1導電型素子領域と前記第2導電型半導体素子が形成される第2導電型素子領域とを互いに分離する素子分離膜を半導体基板に形成する工程と、
前記半導体基板の主面上に配設されたゲート絶縁膜の表面上に、第1金属膜を形成する工程と、
前記第1導電型素子領域に形成された前記第1金属膜上面上に、前記第1金属膜とは異種材料の第1キャップ層を形成する工程と、
第1熱処理により前記第1キャップ層と前記第1導電型素子領域内の前記第1金属膜を反応させる工程と、
前記第1導電型素子領域と前記第2導電型素子領域とで異なる組成を有するデュアルゲート電極構造を形成する工程とを備えることを特徴とする半導体装置の製造方法。
IPC (6件):
H01L 21/823
, H01L 27/092
, H01L 29/423
, H01L 29/49
, H01L 21/28
, H01L 29/78
FI (5件):
H01L27/08 321D
, H01L29/58 G
, H01L21/28 301R
, H01L29/78 301G
, H01L21/28 301A
Fターム (63件):
4M104AA01
, 4M104BB01
, 4M104BB13
, 4M104BB14
, 4M104BB17
, 4M104BB18
, 4M104BB29
, 4M104BB30
, 4M104BB32
, 4M104BB33
, 4M104BB34
, 4M104BB36
, 4M104CC05
, 4M104DD68
, 4M104DD78
, 4M104DD83
, 4M104FF13
, 4M104GG09
, 4M104GG10
, 4M104GG14
, 5F048AC03
, 5F048BB05
, 5F048BB09
, 5F048BB10
, 5F048BB11
, 5F048BB12
, 5F048BB13
, 5F048BB14
, 5F048BB17
, 5F048BE03
, 5F048BG13
, 5F048DA23
, 5F140AA06
, 5F140AB03
, 5F140BA01
, 5F140BD01
, 5F140BD04
, 5F140BD09
, 5F140BD11
, 5F140BD17
, 5F140BE07
, 5F140BE08
, 5F140BF01
, 5F140BF03
, 5F140BF07
, 5F140BF08
, 5F140BF10
, 5F140BF11
, 5F140BF14
, 5F140BF17
, 5F140BF20
, 5F140BF21
, 5F140BF24
, 5F140BF38
, 5F140BG08
, 5F140BG12
, 5F140BG30
, 5F140BG33
, 5F140BG38
, 5F140BG52
, 5F140BG53
, 5F140CB04
, 5F140CB08
引用特許:
出願人引用 (9件)
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審査官引用 (5件)
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