特許
J-GLOBAL ID：200903086787814465
半導体記憶容量素子およびその製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
岡田 和秀
公報種別：公開公報
出願番号（国際出願番号）：特願平11-235326
公開番号（公開出願番号）：特開2001-060673
出願日： 1999年08月23日
公開日（公表日）： 2001年03月06日
要約：
【要約】【課題】 粗面化した筒状のストレージノードは、その厚みが薄くなると外壁と内壁の粗面形状が安定しなくなるので、外壁と内壁の各粗面形状の大きさを個別に制御できるように自由度をもたせて、安定した容量値を得ることができるようにする。【解決手段】 ストレージノード42の外壁43と内壁44との間に位置する箇所に粗面化の障壁となる薄い酸化膜38bを設けている。この酸化膜38bは、SiOxという組成式で表され、抵抗率が1mΩ・cm程度の導電性の材料であり、容量の電極の内部に形成しても絶縁による支障が生じることはない。また、この酸化膜38bは、ストレージノード42を粗面化する際のシリコン原子の移動の障壁となるため、外壁42の部分と内壁44の部分とは、それぞれ独立してその膜厚と不純物濃度で粗面形状を制御することができる。
請求項（抜粋）：
半導体基板の上面から突出して筒状のストレージノードが形成されており、このストレージノードは、その内壁と外壁がそれぞれ粗面化されるとともに、内壁と外壁とで挟まれる中心部分には、電気的に導電性をもち半導体材料が粗面化するときの障壁となる膜を有することを特徴とする半導体記憶容量素子。
IPC (3件)：
H01L 27/108
, H01L 21/8242
, H01L 29/92
H01L 27/10 621 Z
, H01L 29/92 Z
, H01L 27/10 651
5F083AD24
, 5F083AD61
, 5F083GA28
, 5F083JA33
, 5F083MA06
, 5F083MA17
, 5F083PR12
, 5F083PR21
, 5F083PR39
, 5F083PR40
