特許
J-GLOBAL ID：200903089787271061

薄膜トランジスタ基板および液晶表示装置

発明者：
蔡 基成

蔡 基成 について


出願人/特許権者：
株式会社フロンテック

株式会社フロンテック について


代理人 (1件)： 志賀 正武 (外8名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-193720
公開番号（公開出願番号）：特開2001-021920
出願日： 1999年07月07日
公開日（公表日）： 2001年01月26日
要約：
【要約】【課題】 オン時の電流低下を生じない優れた特性を有する薄膜トランジスタ基板およびそれを使用した液晶表示装置を提供する。【解決手段】 基板1上に多結晶シリコンからなる半導体層5が設けられ、半導体層5中にソース領域3、ドレイン領域4が形成され、チャネル部2上にゲート絶縁膜6を介してゲート電極9が設けられるとともに、ソース領域3、ドレイン領域4にそれぞれ接続されたソース電極11、ドレイン電極12が設けられ、ゲート電極9、ソース電極11およびドレイン電極12が、多結晶シリコンとの反応によりシリサイド膜を形成する金属からなる下層7と抵抗制御用の金属からなる上層8の2層からなり、ソース領域11、ドレイン領域12の上面にそれぞれシリサイド膜17が設けられている。
請求項（抜粋）：
基板上に多結晶シリコンからなる半導体層が設けられ、該半導体層中に不純物を導入してなるソース領域およびドレイン領域が形成され、前記ソース領域と前記ドレイン領域との間のチャネル部上にゲート絶縁膜を介してゲート電極が設けられるとともに、前記ソース領域および前記ドレイン領域にそれぞれ接続されたソース電極およびドレイン電極が設けられ、前記ゲート電極、前記ソース電極および前記ドレイン電極が、前記多結晶シリコンとの反応によりシリサイド膜を形成する金属からなる下層と抵抗制御用の金属からなる上層の2層からなり、前記ソース領域および前記ドレイン領域の上面にそれぞれシリサイド膜が設けられ、ドレイン電極をなす前記下層の金属に接続して画素電極が設けられ、前記ドレイン電極との間で容量を構成する容量電極が前記ドレイン電極の上方に絶縁膜を介して設けられ、前記容量電極と同一の金属膜からなるソース配線がソース電極をなす前記上層の金属に接続して設けられたことを特徴とする薄膜トランジスタ基板。
IPC (3件)：
G02F 1/1365 ,  G09F 9/30 338 ,  H01L 29/786
FI (4件)：
G02F 1/136 500 ,  G09F 9/30 338 ,  H01L 29/78 612 C ,  H01L 29/78 616 U
Fターム (63件)：
2H092GA29 ,  2H092JA25 ,  2H092JA34 ,  2H092JA37 ,  2H092JA41 ,  2H092JA46 ,  2H092JB57 ,  2H092JB67 ,  2H092KA04 ,  2H092KB24 ,  2H092MA05 ,  2H092MA30 ,  2H092NA21 ,  2H092NA27 ,  2H092NA29 ,  2H092PA11 ,  2H092PA13 ,  2H092QA07 ,  5C094AA23 ,  5C094AA42 ,  5C094BA03 ,  5C094BA43 ,  5C094CA19 ,  5C094DA13 ,  5C094EA03 ,  5C094EA04 ,  5C094EA05 ,  5C094EA07 ,  5C094EA10 ,  5C094FB02 ,  5C094FB12 ,  5C094FB14 ,  5C094FB19 ,  5C094GA10 ,  5F110AA03 ,  5F110AA16 ,  5F110AA26 ,  5F110CC02 ,  5F110DD02 ,  5F110DD03 ,  5F110EE02 ,  5F110EE03 ,  5F110EE04 ,  5F110EE05 ,  5F110EE14 ,  5F110FF02 ,  5F110FF30 ,  5F110GG02 ,  5F110GG13 ,  5F110GG45 ,  5F110HJ01 ,  5F110HJ13 ,  5F110HK02 ,  5F110HK03 ,  5F110HK04 ,  5F110HK05 ,  5F110HK21 ,  5F110HM17 ,  5F110HM18 ,  5F110NN02 ,  5F110NN72 ,  5F110PP03 ,  5F110QQ11
引用特許：
出願人引用 (13件)
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審査官引用 (15件)
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