特許
J-GLOBAL ID：200903091655441744
半導体装置およびその製造方法
発明者：
,
出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2004-259589
公開番号（公開出願番号）：特開2006-080133
出願日： 2004年09月07日
公開日（公表日）： 2006年03月23日
要約：
【課題】 高いON電流を有し、しかも消費電力の低いCMOS回路を実現するためのMISトランジスタ構造を提供する。【解決手段】 nチャネル型MISトランジスタ(Qn)およびpチャネル型MISトランジスタ(Qp)のそれぞれのゲート絶縁膜5は、酸化ハフニウム(HfO2)膜で構成されている。また、nチャネル型MISトランジスタ(Qn)のゲート電極6は、Ni(ニッケル)シリサイド膜で構成され、pチャネル型MISトランジスタ(Qp)のゲート電極7は、Pt(プラチナ)膜で構成されている。この構造により、ゲート電極6、7のフェルミレベルピニングが生じないので、nチャネル型MISトランジスタ(Qn)およびpチャネル型MISトランジスタ(Qp)のそれぞれのしきい値電圧の上昇が抑制される。【選択図】 図1
請求項（抜粋）：
単結晶シリコンからなる半導体基板の主面の第1領域にnチャネル型MISトランジスタが形成され、前記主面の第2領域にpチャネル型MISトランジスタが形成された半導体装置であって、
前記nチャネル型MISトランジスタは、ハフニウム酸化物を主体として含むゲート絶縁膜上に、シリコン膜とメタル膜とを固相反応させて形成したメタルシリサイド膜で構成されたゲート電極を備え、
前記pチャネル型MISトランジスタは、前記ハフニウム酸化物を主体として含むゲート絶縁膜上に、メタル膜で構成されたゲート電極を備えていることを特徴とする半導体装置。
IPC (2件)：
H01L 27/092
, H01L 21/823
5F048AA08
, 5F048AC03
, 5F048BA01
, 5F048BB08
, 5F048BB09
, 5F048BB10
, 5F048BB11
, 5F048BB14
, 5F048BC06
, 5F048BE03
, 5F048BF07
, 5F048BF16
, 5F048BG13
, 5F048DA25
出願人引用 (5件)
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審査官引用 (6件)
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