特許
J-GLOBAL ID：200903094054174985

半導体記憶装置の製造方法及び半導体記憶装置

発明者：
谷上 拓司

谷上 拓司 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (1件)： 野河 信太郎
公報種別：公開公報
出願番号（国際出願番号）：特願平11-218971
公開番号（公開出願番号）：特開2001-044301
出願日： 1999年08月02日
公開日（公表日）： 2001年02月16日
要約：
【要約】【課題】フローティングゲートの微細化を図り、かつコントロールゲートの加工を容易にする半導体記憶装置の製造方法を提供すること。【解決手段】(a)基板上に下層フローティングゲート(FG)用第1導電膜、第1及び第2絶縁膜を形成し、パターニングし、(b)得られた基板上に第3絶縁膜を埋め込み、(c)第3絶縁膜を第2絶縁膜が露出するまで後退させ、(d)第2絶縁膜を除去し、(e)第3絶縁膜を後退させながら第1絶縁膜を除去し、(f)得られた基板上に上層FG用第2導電膜を形成し、(g)第2導電膜を第3絶縁膜が露出するまで平坦化し、(h)得られた基板上に層間容量膜及びコントロールゲート(CG)用第3導電膜を形成し、パターニングしてFG、層間容量膜及びCGを順次形成してなる半導体記憶装置の製造方法。
請求項（抜粋）：
(a)半導体基板上にトンネル酸化膜、下層フローティングゲートとなる第1導電膜、第1絶縁膜及び第2絶縁膜を順次形成し、これら第2絶縁膜、第1絶縁膜、第1導電膜及びトンネル酸化膜を、順次、所望の形状にパターニングし、(b)得られた半導体基板上全面に第3絶縁膜を形成して、前記パターニングされた第1導電膜間に第3絶縁膜を埋め込み、(c)該第3絶縁膜を前記第2絶縁膜が露出するまで後退させ、(d)前記第2絶縁膜を除去し、(e)前記第3絶縁膜を後退させながら前記第1絶縁膜を除去し、(f)前記第1導電膜及び第3絶縁膜上に、上層フローティングゲートとなる第2導電膜を形成し、(g)前記第2導電膜を第3絶縁膜が露出するまで平坦化し、(h)前記第2導電膜及び第3絶縁膜上に層間容量膜及びコントロールゲートとなる第3導電膜を形成し、これら第3導電膜、層間容量膜、第2導電膜、第1導電膜をパターニングして、半導体基板上にトンネル酸化膜を介してフローティングゲート、層間容量膜及びコントロールゲートを順次形成してなる半導体記憶装置の製造方法。
IPC (5件)：
H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  G11C 16/04 ,  H01L 27/115
FI (3件)：
H01L 29/78 371 ,  G11C 17/00 621 A ,  H01L 27/10 434
Fターム (28件)：
5B025AA01 ,  5B025AC01 ,  5B025AE08 ,  5F001AA25 ,  5F001AB08 ,  5F001AD51 ,  5F001AD52 ,  5F001AG02 ,  5F001AG12 ,  5F001AG21 ,  5F001AG29 ,  5F083EP02 ,  5F083EP23 ,  5F083EP27 ,  5F083EP55 ,  5F083GA09 ,  5F083GA27 ,  5F083JA04 ,  5F083JA35 ,  5F083JA36 ,  5F083JA37 ,  5F083JA39 ,  5F083JA53 ,  5F083JA56 ,  5F083PR06 ,  5F083PR12 ,  5F083PR37 ,  5F083PR40
引用特許：
出願人引用 (9件)
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審査官引用 (4件)
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