特許
J-GLOBAL ID:201003044834836339
半導体装置およびその製造方法
発明者:
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出願人/特許権者:
代理人 (1件):
筒井 大和
公報種別:公開公報
出願番号(国際出願番号):特願2008-177550
公開番号(公開出願番号):特開2010-021170
出願日: 2008年07月08日
公開日(公表日): 2010年01月28日
要約:
【課題】チャネル層の厚さを10nm程度以下とした酸化物TFTにおいて、チャネル層とソース電極との間やチャネル層とドレイン電極との間のコンタクト抵抗を低減して高速で動作することができる半導体装置を提供する。【解決手段】酸化物TFTのオフ状態において完全空乏化状態を実現できるように形成する。そして、チャネル層CHNとソース電極STの間にコンタクト層CTSを形成し、チャネル層CHNとドレイン電極DTとの間にコンタクト層CTDを形成する。さらに、ゲート電極GTとチャネル層CHNとの間のゲート絶縁膜容量をCgi、ゲート電極GT以外の構造物とチャネル層CHNとの間の寄生容量の総和をCpとしたとき、Cgiに対するCpの割合Cp/Cgiが0.7よりも小さくなるように形成する。【選択図】図1
請求項(抜粋):
(a)導電材料からなるゲート電極と、
(b)前記ゲート電極と対向するように配置され、かつ、金属酸化物を使用した半導体層からなるチャネル層と、
(c)前記ゲート電極と前記チャネル層に挟まれたゲート絶縁膜と、
(d)前記チャネル層と電気的に接続されるソース電極およびドレイン電極とを備え、
前記チャネル層中の全キャリア量が前記ゲート電極で制御できるキャリア量よりも小さく、かつ、前記チャネル層の厚さが最大空乏層幅よりも小さい電界効果トランジスタを有する半導体装置であって、
前記チャネル層と前記ソース電極の間に第1導電層が形成され、かつ、前記チャネル層と前記ドレイン電極の間に第2導電層が形成されていることを特徴とする半導体装置。
IPC (5件):
H01L 29/786
, H01L 21/336
, H01L 21/28
, H01L 29/417
, H01L 27/00
FI (8件):
H01L29/78 616U
, H01L29/78 618B
, H01L29/78 616V
, H01L29/78 616T
, H01L29/78 616K
, H01L21/28 301B
, H01L29/50 M
, H01L27/00 301A
Fターム (73件):
4M104AA03
, 4M104AA09
, 4M104BB36
, 4M104CC01
, 4M104FF13
, 4M104GG09
, 4M104GG10
, 4M104GG14
, 5F110AA03
, 5F110AA07
, 5F110AA09
, 5F110BB02
, 5F110BB05
, 5F110BB11
, 5F110BB20
, 5F110CC01
, 5F110CC03
, 5F110CC05
, 5F110CC07
, 5F110DD01
, 5F110DD02
, 5F110DD03
, 5F110DD11
, 5F110EE01
, 5F110EE02
, 5F110EE03
, 5F110EE04
, 5F110EE06
, 5F110EE07
, 5F110EE08
, 5F110EE14
, 5F110EE44
, 5F110EE45
, 5F110FF01
, 5F110FF02
, 5F110FF03
, 5F110FF28
, 5F110FF29
, 5F110GG01
, 5F110GG25
, 5F110GG34
, 5F110GG42
, 5F110GG43
, 5F110GG44
, 5F110HK02
, 5F110HK03
, 5F110HK04
, 5F110HK06
, 5F110HK07
, 5F110HK08
, 5F110HK21
, 5F110HK22
, 5F110HK32
, 5F110HK33
, 5F110HK34
, 5F110HL01
, 5F110HL02
, 5F110HL03
, 5F110HL04
, 5F110HL06
, 5F110HL07
, 5F110HL08
, 5F110HL11
, 5F110HL14
, 5F110HL22
, 5F110HL23
, 5F110HL24
, 5F110HM03
, 5F110NN03
, 5F110NN33
, 5F110NN34
, 5F110NN35
, 5F110QQ14
引用特許:
出願人引用 (1件)
審査官引用 (8件)
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