特許
J-GLOBAL ID：201003051808490935

不揮発性半導体記憶装置及びその制御方法

発明者：
石原 数也

石原 数也 について

, 
石川 裕

石川 裕 について

, 
太田 佳似

太田 佳似 について


出願人/特許権者：
シャープ株式会社

シャープ株式会社 について


代理人 (1件)： 政木 良文
公報種別：公開公報
出願番号（国際出願番号）：特願2008-283009
公開番号（公開出願番号）：特開2010-113742
出願日： 2008年11月04日
公開日（公表日）： 2010年05月20日
要約：
【課題】 メモリセルの書き換え動作を高速に行うことができる不揮発性半導体記憶装置を提供する。【解決手段】 不揮発性メモリセルの複数をマトリクス状に配列してなる第1サブバンク及び第2サブバンクを備えてなるメモリセルアレイと、第1サブバンク及び第2サブバンクに共通して設けられた行デコーダと、第1サブバンク及び第2サブバンクに各別に設けられた第1列デコーダ及び第2列デコーダと、第1サブバンクに対する書き込み動作及び第2サブバンクに対する書き込みベリファイ動作のための読み出し動作を行う第1動作サイクルと、第1サブバンクに対する書き込みベリファイ動作のための読み出し動作及び第2サブバンクに対する書き込み動作を行う第2動作サイクルと、を交互に実行する制御回路を備える。【選択図】 図4
請求項（抜粋）：
不揮発性のメモリセルの複数をマトリクス状に配列し、同一行の前記メモリセルの第1端子を共通のワード線に接続し、同一列の前記メモリセルの第2端子を共通のビット線に接続してなる第1サブバンク、及び、前記第1サブバンクと同じ構成の第2サブバンクを備えてなるメモリセルアレイと、 前記第1サブバンク及び前記第2サブバンクに共通して設けられ、前記第1サブバンク及び前記第2サブバンク夫々の対応する前記ワード線に同時に電圧を印加する行デコーダと、 前記第1サブバンクの前記ビット線に電圧を印加する第1列デコーダと、 前記第2サブバンクの前記ビット線に電圧を印加する第2列デコーダと、 前記メモリセルアレイに対する書き込み動作、書き込みベリファイ動作、前記書き込みベリファイ動作において前記書き込み動作が正常に行われなかったと判定された前記メモリセルに対する再書き込み動作、前記再書き込み動作に対する前記書き込みベリファイ動作、消去動作、消去ベリファイ動作、前記消去ベリファイ動作において前記消去動作が正常に行われなかったと判定された前記メモリセルに対する再消去動作、及び、前記再消去動作に対する前記消去ベリファイ動作を制御する制御回路と、を備え、 前記制御回路が、前記第1サブバンクに対する前記書き込み動作及び前記第2サブバンクに対する前記書き込みベリファイ動作のための読み出し動作を行う第1動作サイクルと、 前記第1サブバンクに対する前記書き込みベリファイ動作のための前記読み出し動作及び前記第2サブバンクに対する前記書き込み動作を行う第2動作サイクルと、を交互に実行することを特徴とする不揮発性半導体記憶装置。
IPC (2件)：
G11C 13/00 ,  G11C 16/02
FI (5件)：
G11C13/00 A ,  G11C17/00 611A ,  G11C17/00 612B ,  G11C17/00 611G ,  G11C17/00 614
Fターム (20件)：
5B125BA02 ,  5B125BA09 ,  5B125BA17 ,  5B125CA01 ,  5B125DA05 ,  5B125DA09 ,  5B125DB03 ,  5B125DB08 ,  5B125DB11 ,  5B125DB12 ,  5B125DC04 ,  5B125DC08 ,  5B125DE02 ,  5B125DE03 ,  5B125DE06 ,  5B125DE08 ,  5B125EA01 ,  5B125EA07 ,  5B125EK08 ,  5B125EK10
引用特許：
出願人引用 (4件)
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審査官引用 (6件)
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